九江精密測(cè)試技術(shù)研究所 李 豐 曾悠兵 賴智華 信光成 王 金

基于Sigrity軟件的轉(zhuǎn)臺(tái)高速測(cè)控模塊仿真設(shè)計(jì)與實(shí)現(xiàn)

九江精密測(cè)試技術(shù)研究所 李 豐 曾悠兵 賴智華 信光成 王 金

介紹了采用高速DSP處理芯片TMS320C6713B作為主控制器的轉(zhuǎn)臺(tái)高速測(cè)控模塊硬件組成，應(yīng)用Sigrity仿真軟件對(duì)器件的IBIS模型進(jìn)行仿真，根據(jù)仿真結(jié)果選擇PCB布線拓?fù)浣Y(jié)構(gòu)和阻抗匹配措施，指導(dǎo)高速測(cè)控模塊設(shè)計(jì)，并經(jīng)過實(shí)際試驗(yàn)，其測(cè)試結(jié)果與仿真結(jié)果基本吻合，滿足了轉(zhuǎn)臺(tái)伺服控制周期小于250us的設(shè)計(jì)要求。

Sigrity；DSP；信號(hào)完整性；轉(zhuǎn)臺(tái)

0 引言

為提高轉(zhuǎn)臺(tái)的控制精度，縮短轉(zhuǎn)臺(tái)伺服控制周期，對(duì)轉(zhuǎn)臺(tái)控制算法做進(jìn)一步優(yōu)化，本文采用TI公司的TMS320C6713B浮點(diǎn)32位高速數(shù)字信號(hào)處理器替代C2000系列微控制器，提升系統(tǒng)的信號(hào)處理速度，實(shí)現(xiàn)控制系統(tǒng)的升級(jí)和優(yōu)化。TMS320C6713B的主頻為300MHz，處理性能達(dá)1800MFLOPS和2400MIPS。DSP處理器與其他外設(shè)電路通過高速EMIF并行總線進(jìn)行數(shù)據(jù)傳輸，由于地址總線和數(shù)據(jù)總線的布線密度較大，速度較高，同時(shí)測(cè)控模塊即有高速SDRAM器件、FPGA器件，又有低速FLASH器件，所以系統(tǒng)對(duì)信號(hào)完整性要求較高，為滿足硬件電路設(shè)計(jì)要求，采用Sigrity仿真軟件進(jìn)行電路的輔助設(shè)計(jì)。

1 硬件總體方案

轉(zhuǎn)臺(tái)測(cè)控模塊包括角位置解算、IO信號(hào)處理、通訊接口數(shù)據(jù)收發(fā)、DA指令給定、配置參數(shù)存儲(chǔ)和DSP數(shù)據(jù)處理等單元，如圖1所示。其中DSP通過EMIF總線實(shí)現(xiàn)對(duì)異步存儲(chǔ)器NOR Flash、同步SDRAM和FPGA的數(shù)據(jù)訪問操作。EMIF總線訪問外設(shè)速度分配如下：SDRAM訪問時(shí)鐘為100MHz，F(xiàn)PGA采用異步訪問模式，訪問速度為20MHz，NORFLASH訪問速度為10MHz。

圖1 轉(zhuǎn)臺(tái)測(cè)控模塊框圖

2 硬件設(shè)計(jì)中關(guān)鍵拓?fù)浣Y(jié)構(gòu)設(shè)計(jì)及仿真

以往PCB設(shè)計(jì)主要依靠經(jīng)驗(yàn)進(jìn)行PCB布局和布線，這種設(shè)計(jì)已無法滿足高速與多元電路的設(shè)計(jì)，需要在設(shè)計(jì)時(shí)充分考慮信號(hào)完整性問題。合適拓?fù)浣Y(jié)構(gòu)的選取、阻抗匹配措施的應(yīng)用都可以提高高速信號(hào)的傳輸質(zhì)量，減少傳輸?shù)恼`碼率。本文采用Sigrity軟件對(duì)PCB進(jìn)行仿真分析，對(duì)阻抗匹配及拓?fù)浣Y(jié)構(gòu)進(jìn)行預(yù)先設(shè)計(jì)。采用設(shè)計(jì)前仿真的優(yōu)點(diǎn)是可以在系統(tǒng)方案設(shè)計(jì)與決策的時(shí)候，通過仿真往往能解決很多懸而未決的棘手問題，增加了對(duì)系統(tǒng)設(shè)計(jì)方案的可預(yù)見性，配合后端的PCB設(shè)計(jì)與后仿真，能使我們從根本上解決高速信號(hào)的分析與處理問題，能對(duì)系統(tǒng)的時(shí)序、過沖、下沖、EMI等方面的問題做提前預(yù)防。

2.1 高速數(shù)據(jù)線仿真

硬件電路高速信號(hào)主要為DSP到SDRAM存儲(chǔ)器間的數(shù)據(jù)交互信號(hào)，包括高速同步時(shí)鐘信號(hào)和數(shù)據(jù)總線和地址總線。為保證DSP可以對(duì)SDRAM存儲(chǔ)器進(jìn)行高速的數(shù)據(jù)讀寫，利用Sigrity SI工具軟件對(duì)數(shù)據(jù)線進(jìn)行信號(hào)完整性分析。

通過TI和ISSI公司官網(wǎng)獲取TMS320C6713B和IS42S32800J器件的IBIS模型，然后利用Model Integrity工具軟件將IBIS模型轉(zhuǎn)化為DML格式的模型文件，添加到對(duì)應(yīng)器件后進(jìn)行信號(hào)仿真。仿真后發(fā)現(xiàn)拓?fù)浣Y(jié)構(gòu)對(duì)仿真波形影響較大，經(jīng)過對(duì)比，最終采用星形鏈拓?fù)浣Y(jié)構(gòu)和菊花鏈型拓?fù)浣Y(jié)構(gòu)混合方式。圖2(a)為未做好拓?fù)浣Y(jié)構(gòu)時(shí)SDRAM存儲(chǔ)器端數(shù)據(jù)線D0端接收波形，從波形分析信號(hào)質(zhì)量較差，信號(hào)的上沖和下沖現(xiàn)象明顯，圖2(b)為改變拓?fù)浣Y(jié)構(gòu)后仿真波形，從圖2中可以看出基本和理想曲線一致。

圖2(a)拓?fù)浣Y(jié)構(gòu)未優(yōu)化仿真波形

圖2(b)拓?fù)浣Y(jié)構(gòu)優(yōu)化后仿真波形

考慮電路板疊層結(jié)構(gòu)及芯片端口阻抗參數(shù)，選擇了合適的端接電阻，并根據(jù)PCB布線過程中高速信號(hào)線等長(zhǎng)及器件布局等因素，經(jīng)過拓?fù)浣Y(jié)構(gòu)優(yōu)化和電阻短接后拓?fù)浣Y(jié)構(gòu)如圖3所示。

圖3 轉(zhuǎn)臺(tái)測(cè)控模塊拓?fù)浣Y(jié)構(gòu)圖

2.2 高速時(shí)鐘線仿真

高速時(shí)鐘線對(duì)信號(hào)上升沿和下降沿的延遲及抖動(dòng)性能要求較高，理論上要求走線盡量短，但為了保證SDRAM的時(shí)鐘和數(shù)據(jù)同步，采用等長(zhǎng)布線原則，必然導(dǎo)致信號(hào)線長(zhǎng)度有大幅增加，通過仿真，在DSP時(shí)鐘輸出端和SDRAM時(shí)鐘輸入端各串接較小電阻可保證信號(hào)波形較好。

2.3 阻抗匹配設(shè)計(jì)

在高速的設(shè)計(jì)中，阻抗的匹配與否關(guān)系到信號(hào)的質(zhì)量?jī)?yōu)劣，可有效地減少反射、控制信號(hào)邊沿速率、減少信號(hào)波動(dòng)。PCB設(shè)計(jì)中選擇合適的疊層結(jié)構(gòu)和走線后，一般采用端接來實(shí)現(xiàn)阻抗的匹配，常見的端接阻抗匹配方法包括：1.源端串聯(lián)匹配，2.終端并聯(lián)匹配，3.戴維南匹配，4.RC網(wǎng)絡(luò)匹配，5.二極管匹配。

本設(shè)計(jì)中采用源端串聯(lián)匹配方法來達(dá)到阻抗匹配設(shè)計(jì)的目的，由圖3所示，我們通過疊層結(jié)構(gòu)和走線寬度確定了傳輸線阻抗Z0約60ohm，為保證阻抗匹配，需要首先知道源端輸出阻抗RS，由公式Z0-RS即可求出端接電阻阻抗Zr。根據(jù)IBIS模型，任何信號(hào)的引腳阻抗均由加至模型阻抗的封裝電感和電容組成，特性阻抗的計(jì)算公式為：

其中：引腳的封裝電感；C_pin：引腳封裝電容；C_comp：硅電容值。

以DSP的某條數(shù)據(jù)線為例， Lpin= 4.069×10-9，C_pin = 1.0426×10-12，C_comp=1.4592×10-12，通過公式計(jì)算出輸出阻抗RS為40ohm，所以選擇端接電阻為22ohm，同理通過公式計(jì)算出SDRAM存儲(chǔ)器端接電阻為33ohm。

3 硬件電路時(shí)序設(shè)計(jì)

系統(tǒng)中DSP對(duì)SDARM的讀寫采用的是源時(shí)鐘同步時(shí)序方式，由源時(shí)鐘同步工作原理可知，系統(tǒng)要想正常工作，就必須控制數(shù)據(jù)總線和選通信號(hào)之間的時(shí)序關(guān)系，滿足一定的建立和保持時(shí)間要求，即選通信號(hào)要比數(shù)據(jù)信號(hào)延遲一定時(shí)間，通過Cadence軟件的約束管理器設(shè)置時(shí)鐘和數(shù)據(jù)線傳輸走線長(zhǎng)度偏差在±50mil以內(nèi)，同時(shí)保證數(shù)據(jù)線每8組位于同一信號(hào)層。

4 實(shí)際測(cè)試結(jié)果分析

完成PCB設(shè)計(jì)和器件焊接后，為充分驗(yàn)證電路性能，將DSP讀寫SDRAM的時(shí)鐘設(shè)置為100MHz，通過示波器抓取同步時(shí)鐘和數(shù)據(jù)線信號(hào)波形，波形如圖4(a)和4(b)所示，由波形圖可以看出，當(dāng)外部高速SDRAM運(yùn)行于100MHz時(shí)，數(shù)據(jù)線時(shí)鐘線信號(hào)較好，與仿真結(jié)果基本吻合，滿足了設(shè)計(jì)要求。

圖4(a)SDRAM時(shí)鐘信號(hào)波形

圖4(b)SDRAM數(shù)據(jù)線信號(hào)波形

5 結(jié)語

對(duì)轉(zhuǎn)臺(tái)高速測(cè)控模塊采用Sigrity仿真軟件進(jìn)行了信號(hào)完整性仿真分析設(shè)計(jì)，對(duì)關(guān)鍵網(wǎng)絡(luò)進(jìn)行了拓?fù)浣Y(jié)構(gòu)設(shè)計(jì)、阻抗匹配設(shè)計(jì)和時(shí)序設(shè)計(jì)，通過仿真采取了一些優(yōu)化措施，保證了測(cè)控模塊工作性能。這種設(shè)計(jì)方式可大大降低高速電路設(shè)計(jì)的不確定性，提高了工作效率，節(jié)約了調(diào)試周期，具有一定實(shí)用性和推廣價(jià)值。

[1]文繼偉.基于Sigrity仿真的串?dāng)_和SSN探討分析[J].中國集成電路,2012,10.

[2]孫睿.基于SDRAM基本結(jié)構(gòu)、操作及相關(guān)時(shí)序參數(shù)的研究[J].中國集成電路,2010,02.

[3]張建新.高速PCB的信號(hào)和電源完整性問題研究[D].西安電子科技大學(xué),2012.

[4]陳軍,王虎,國大偉.信號(hào)完整性問題及其解決方法[J].電子產(chǎn)品世界,2001(20).

基礎(chǔ)科研：XXX高精度模塊化慣性測(cè)試技術(shù)。

李豐，碩士，九江精密測(cè)試技術(shù)研究所工程師。