張 馳 芮國勝 王 瑞 薛 鵬

基于FPGA的甚低頻寬帶接收機設(shè)計?

張 馳1芮國勝2王 瑞2薛 鵬2

（1.海軍航空工程學(xué)院研究生管理大隊 煙臺 264001）（2.海軍航空工程學(xué)院電子信息工程系 煙臺 264001）

在甚低頻（VLF）通信技術(shù)中，對甚低頻接收機的研究具有重要意義。論文提出一種基于FPGA的甚低頻接收機，給出該系統(tǒng)的設(shè)計、實現(xiàn)和驗證過程。主要實現(xiàn)10kHz～50kHz信號的濾波、增益調(diào)整、采樣和數(shù)字下變頻（DDC）等處理功能。處理后數(shù)據(jù)通過以太網(wǎng)接口傳輸?shù)接嬎銠C進行信號的解調(diào)和分析工作。通過指令可以設(shè)置甚低頻接收采集處理模塊的工作模式為DDC模式或者直接采樣濾波輸出模式。該接收機能以低廉的成本獲取準(zhǔn)確的標(biāo)準(zhǔn)授時信號，具有擴展性好、帶寬大、可靠性強、便于攜帶等優(yōu)點，為甚低頻信號的檢測提供了一種可行的技術(shù)方案。

甚低頻；寬帶；接收機；FPGA

AbstractIn VLF communication technology，the research of VLF receiver is of great significance.A VLF receiver based on FPGA is proposed in this paper.The design，implementation and verification of the system are given.10kHz～50kHz signal filtering，gain adjustment，sampling and DDC processing functions are mainly achieved.The data is transmitted to the computer through the Ethernet interface for signal demodulation and analysis.The working mode of the VLF receiving and collecting processing module can be set up by the instruction，and the output mode of the DDCmode or the direct sampling filter is provided.The receiver can cheaply obtain the standard time signal accurately，with good scalability，hign bandwidth，high reliability，carrying easyly，etc.It provides a feasible technical scheme for the detection of VLF signal.

Key WordsVLF，wideband，receiver，F(xiàn)PGA

Class NumberTN911

1 引言

甚低頻通信應(yīng)用領(lǐng)域廣闊，具有極其重要的意義。甚低頻電波能夠穿透海水、深入巖層，且具有傳播穩(wěn)定、損耗較小的特點，在潛艇通信、遠洋通信、地下通信、校時以及地質(zhì)探礦等方面，得到日益廣泛的應(yīng)用［1～2］。

利用甚低頻信號可進行時間頻率傳遞與校準(zhǔn)，是一種覆蓋能力比短波強、校準(zhǔn)的準(zhǔn)確度更高的授時方法。甚低頻接收機作為甚低頻時碼的用戶終端設(shè)備是甚低頻通信技術(shù)的一個重要組成部分。為了滿足某些時間用戶對信號強度測量的要求和甚低頻時碼在高帶寬接收中的應(yīng)用，應(yīng)當(dāng)充分考慮提高接收機的帶寬性能，實現(xiàn)信號電平測量。因此，亟待進行高精度甚低頻寬帶時碼接收機的開發(fā)研究。隨著微電子技術(shù)的發(fā)展，數(shù)字信號處理器（DSP）、現(xiàn)場可編程門陣列（FPGA）等各種各樣數(shù)字化的產(chǎn)品不斷推陳出新，采用數(shù)字化接收技術(shù)已成為高精度低頻時碼接收系統(tǒng)的發(fā)展方向［3～4］。

迄今已有一些學(xué)者對相關(guān)問題進行了研究。文獻［5］利用可編程片上系統(tǒng)（SOPC）技術(shù)，設(shè)計了一種基于FPGA的GPS接收機。文獻［6］研究了GPS接收機位同步、幀同步的基本原理和實現(xiàn)方式，提出一種采用FPGA來實現(xiàn)位同步、幀同步系統(tǒng)的設(shè)計方案。文獻［7］通過選用FPGA和數(shù)字信號處理器（DSP）搭建盲自適應(yīng)干擾抑制接收機，再配以具有VHF信號接收功能的射頻前端電路和音頻處理模塊，實現(xiàn)接收、干擾抑制和解調(diào)的功能。文獻［8］提出了一種基于FPGA的一體化數(shù)字接收機實現(xiàn)。文獻［9］介紹了一種基于FPGA的便攜式低頻時碼接收機系統(tǒng)的設(shè)計方案。文獻［10］介紹了一種基于數(shù)字信號處理器（DSP）和現(xiàn)場可編程門陣列（FPGA）的低頻時碼接收機的組成。

這些研究各具特點且行之有效，但就研究對象而言，文獻［5～8］多是基于高頻信號及GPS衛(wèi)星信號；就接收機功能而言，文獻［9～10］研究對象為低頻信號，但裝有天線調(diào)諧模塊，所以數(shù)字基帶處理的信號為窄帶信號，且無法對信號電平進行測量，因而在甚低頻通信的分析及應(yīng)用上存在局限性，系統(tǒng)設(shè)計尚需完善。

本文所提出的基于FPGA的甚低頻時碼接收系統(tǒng)方案，給出該系統(tǒng)的原理、設(shè)計、實現(xiàn)和驗證過程。利用了FPGA容量大、可編程實現(xiàn)多功能的特性，以及DSP能高速處理信息的特點，因而所設(shè)計的接收系統(tǒng)非常簡潔，結(jié)構(gòu)靈活，通用性強，也易于維護和擴展。該方案采用寬帶接收技術(shù)，去掉了天線調(diào)諧部分，采用數(shù)字端基帶處理技術(shù)進行濾波和信號的分選，能夠?qū)拵醯皖l信號進行解碼及電平強度測量，為接收機的整體結(jié)構(gòu)優(yōu)化打下了理論基礎(chǔ)。

2 授時碼

低頻時碼授時以其覆蓋面積大、地波相位穩(wěn)定、用戶設(shè)備簡單、價格低廉等優(yōu)點在時間同步中起著重要作用。

嚴(yán)格意義上講，甚低頻的頻率范圍為3kHz～30kHz，地質(zhì)探礦通信所用到的頻率大多在這個頻段。本地能接收到的民用信號較強的有中國制式（BPC）低頻電波授時信號，其頻率為68.5kHz；還有日本制式（JJY-60）的低頻電波授時信號，其頻率為60kHz，信號格式公開。就傳播特性而言，頻率為200kHz以下的電磁波傳播特性有很多相似之處，因此，可選擇對與之頻段特性相近的60kHz長波授時信號進行研究。

JJY格式時碼在1幀中包含了當(dāng)前所有時間信息，一幀由60位組成，每位周期為1s，有不同的權(quán)重值，不同的高低電平表示了不同的時間信息格式。JJY時碼的每一位用不同的脈沖寬度表示不同的含義。脈沖寬度為0.2s±5ms的高脈沖表示標(biāo)志位P0～P5，脈沖寬度為0.8s±5ms的高脈沖表示邏輯0，脈沖寬度為0.5s±5ms的高脈沖表示邏輯1。

3 接收機系統(tǒng)硬件設(shè)計

甚低頻接收采集處理模塊主要實現(xiàn)10kHz～50kHz信號的濾波、增益調(diào)整、采樣和數(shù)字DDC等處理功能。

3.1 接收機硬件功能框圖

處理后數(shù)據(jù)通過以太網(wǎng)接口傳輸?shù)接嬎銠C進行信號的解調(diào)和分析工作。通過指令可以設(shè)置甚低頻接收采集處理模塊的工作模式為DDC模式或者直接采樣濾波輸出模式。

系統(tǒng)基本框圖如圖1所示。

圖1 接收機系統(tǒng)硬件框圖

3.2 主要技術(shù)指標(biāo)

基本的功能指標(biāo)如表1所示。

由表1可知，接收機中心頻率為30kHz，帶寬為40kHz，因此能夠處理的信號頻率范圍是10kHz～50kHz。此外，通過調(diào)整系統(tǒng)增益結(jié)構(gòu)可提高靈敏度指標(biāo)，通帶平坦度低邊帶抑制較大為4dB。

表1 接收機主要技術(shù)指標(biāo)

3.3 數(shù)字信號處理方式

3.3.1 直接采樣濾波輸出

如圖2所示，信號通過前端調(diào)理后經(jīng)過ADC進入FPGA，在FPGA內(nèi)部進行FIR帶通濾波（濾波中心頻率40kHz，帶寬2kHz）處理后經(jīng)DSP封包處理輸出，采樣率為156.25kHz。

圖2 直接采樣濾波輸出示意圖

3.3.2 DDC模式輸出

信號通過前端調(diào)理后經(jīng)過ADC進入FPGA，在FPGA內(nèi)部進行FIR帶通濾波（濾波中心頻率30kHz，帶寬40kHz）、數(shù)字下變頻、2kHz低通濾波和5倍抽取后后經(jīng)DSP封包輸出。經(jīng)過處理后信號的最終采樣率為31.25kHz，處理過程示意如圖3。

圖3 DDC模式輸出示意圖

數(shù)據(jù)輸出采用百兆以太網(wǎng)UDP數(shù)據(jù)格式，開機默認為DDC模式，系統(tǒng)增益為1，低通截止頻率為50kHz，數(shù)控振蕩器（NCO）參數(shù)30kHz。通過發(fā)送配置寄存器指令可以改變系統(tǒng)的工作模式、增益特性及濾波器帶寬。

4 接收機系統(tǒng)軟件設(shè)計

主程序模塊反映了整個系統(tǒng)的工作方式和狀態(tài)轉(zhuǎn)換。主程序模塊在本系統(tǒng)中占有非常重要的地位，從某種程度上說，它就是整個數(shù)據(jù)處理模塊FPGA軟件系統(tǒng)的骨架，模塊的所有其它功能都是在主程序模塊的基礎(chǔ)上延伸出來的，都要通過主程序模塊的調(diào)度、協(xié)調(diào)才能完成具體的工作。軟件的主程序整體流程圖如圖4所示。

圖4 主控模塊流程圖

開機后，主程序模塊調(diào)用系統(tǒng)初始化程序模塊對系統(tǒng)初始化，包括對FPGA芯片內(nèi)部各個資源（如時鐘頻率、中斷向量表、串口、并口等）、射頻前端等進行初始化。然后調(diào)用通信接口模塊查詢命令緩沖區(qū)，看是否有新的任務(wù)，如果沒有新任務(wù)，則重復(fù)當(dāng)前的任務(wù)，如果此時是開機第一次執(zhí)行，則一直等待并繼續(xù)查詢直到上位機發(fā)送的啟動命令。如果有新的任務(wù)，則調(diào)用控制模塊進行新的任務(wù)相關(guān)的參數(shù)設(shè)置，發(fā)送控制命令，接收數(shù)據(jù)。完成一次數(shù)據(jù)采集后調(diào)用信號分析模塊對數(shù)據(jù)進行處理得到測量結(jié)果，最后調(diào)用通信接口模塊將相關(guān)數(shù)據(jù)發(fā)送給衛(wèi)星平臺。完成上面的工作后再次調(diào)用通信接口模塊查詢命令緩沖區(qū)，如此循環(huán)下去。如果有中斷發(fā)生則進入相關(guān)中斷服務(wù)程序。

5 測試結(jié)果及分析

本節(jié)將首先對接收機進行性能測試，然后對JJY授時碼的接收進行實驗分析。

制作甚低頻寬帶接收機硬件電路并編寫相應(yīng)FPGA控制程序后，與接收天線組成一個實驗測試系統(tǒng)，實物如圖5所示。

圖5 接收機測試實物圖

5.1 測試軟件

VLF測試軟件為低頻接收采集處理模塊工作模式設(shè)定、數(shù)據(jù)接收存儲功能測試使用。軟件界面如圖6。

圖6 軟件測試界面圖

測試軟件發(fā)送初始配置信息到低頻接收采集處理模塊并進行數(shù)據(jù)接收工作，測試軟件記錄接收到數(shù)據(jù)。工作模式、低通截止頻率、粗增益設(shè)定、細增益設(shè)定、中心頻率為低頻接收采集處理模塊工作模式參數(shù)，測試軟件將工作模式參數(shù)發(fā)送到低頻接收采集處理模塊。

5.2 靈敏度測試

靈敏度測試系統(tǒng)連接如圖7所示。

圖7 靈敏度測試連接圖

信號源輸出30kHz、-36dBm正弦波信號，固定衰減器設(shè)計為-60dBm。使用VLF測試軟件進行信號記錄和去包頭處理，將記錄的數(shù)據(jù)導(dǎo)入ADI信號分析軟件VisualAnalog分析信號信納比指標(biāo)，通過調(diào)整信號源輸出信號功率，當(dāng)信納比＞13dB時記錄信號源輸出功率近似為接收機靈敏度。

圖8 靈敏度測試結(jié)果圖

測試結(jié)果如圖8所示：當(dāng)設(shè)計信號源輸出功率為-36dBm，系統(tǒng)增益設(shè)定為：粗增益設(shè)定為100倍放大，細增益設(shè)定為1倍放大時，信號信納比為13dB，此時系統(tǒng)靈敏度為-96dBm。

5.3 JJY授時碼分析

利用接收機接收日本JJY長波授時臺（60kHz）信號，經(jīng)過AD直接采樣之后，10kHz～60kHz信號頻譜圖為圖9所示。

圖9 采樣后信號頻譜圖

針對60k信號進行分析，由于該60k長波信號為ASK調(diào)制，采用1Hz帶寬，20000階fir濾波器進行帶通濾波得到信號如圖10所示。

圖10 濾波后信號頻譜圖

濾波之后信號的時域形式如圖11所示。

圖11 濾波后信號時域圖

解調(diào)之后波形圖12所示。

圖12 解調(diào)后信號時域圖

由圖9～圖12可知，接收機能夠準(zhǔn)確解調(diào)出甚低頻信號的時域波形，滿足甚低頻接收機的設(shè)計需求。

6 結(jié)語

本文在基于FPGA的數(shù)字信號處理平臺上完成了甚低頻寬帶接收機的設(shè)計與實現(xiàn)。主要實現(xiàn)10kHz～50kHz信號的濾波、增益調(diào)整、采樣和數(shù)字下變頻（DDC）等處理功能。該方案采用寬帶接收技術(shù)，去掉了天線調(diào)諧部分，采用數(shù)字端基帶處理技術(shù)進行濾波和信號的分選，能夠?qū)拵醯皖l信號進行解碼及電平強度測量。所設(shè)計的接收系統(tǒng)非常簡潔，結(jié)構(gòu)靈活，通用性強，也易于維護和擴展，為接收機的整體結(jié)構(gòu)優(yōu)化打下了理論基礎(chǔ)，為甚低頻信號的檢測提供了一種可行的技術(shù)方案。

［1］RADFORD D.Spread-spectrum data leap through AC power wiring［J］.IEEESpectrum，1996，33（1）：48-53.

［2］夏維華，王一璐.潛艇通信系統(tǒng)綜述［J］.計算機與網(wǎng)絡(luò)，2002，6（7）：55-57.

XIA Weihua，WANG Yilu.Review of submarine communi?cation system［J］.China Computer&Network，2002，6（7）：55-57.

［3］RADFORD D.Spread-spectrum data leap through AC power wiring［J］.IEEESpectrum，1996，33（1）：48-53.

［4］劉漢超，梁昊.衛(wèi)星移動通信系統(tǒng)低信噪比抗干擾數(shù)字接收機設(shè)計［J］.電訊技術(shù)，2014，54（10）：1418-1423.

LIU Hanchao，LIANG Hao.Design of an anti-interference digital receiver for satellite mobile communication systems in low SNR application［J］.Telecommunication Engineer?ing，2014，54（10）：1418-1423.

［5］張?zhí)嵘?，鄭建生，郭文飛，等.基于FPGA的GPS接收機實現(xiàn)［J］.微電子學(xué)，2011，41（5）：700-704.

ZHANG Tisheng，ZHENG Jiansheng，GUO Wenfei，et al.Implementation of GPSReceiver Based on FPGA［J］.Mi?croelectronics，2011，41（5）：700-704.

［6］劉成，魏可友，余金培，等.基于FPGA的GPS接收機位同步幀同步設(shè)計與實現(xiàn)［J］.電子設(shè)計工程，2016，24（1）：156-158.

LIU Cheng，WEI Keyou，YU Jinpei，et al.Design and im?plement of GPS receiver synchronization module based on FPGA［J］.Electronic Design Engineering，2016，24（1）：156-158.

［7］王文益，張鵬飛，胡鐵喬，等.基于FPGA+DSP自適應(yīng)干擾抑制VHF接收機研制［J］.中國民航大學(xué)學(xué)報，2016，34（1）：10-14.

WANG Wenyi，ZHANG Pengfei，HU Tieqiao，et al.De?sign and implementation of blind adaptive interference suppression VHF receiver based on FPGA+DSP［J］.Jour?nal of Civil Aviation University of China，2016，34（1）：10-14.

［8］鄒敏，陳勇，羅進川.一種基于FPGA的一體化數(shù)字接收機實現(xiàn)［J］.儀器儀表用戶，2016，23（7）：39-41，55.

ZOU Min，CHEN Yong，LUO Jinchuan.The Implementa?tion of a Integrative Digital Receiver Based on FPGA［J］.Instrumentation，2016，23（7）：39-41，55.

［9］劉小花，許林生，華宇.基于FPGA的便攜式BPC定時接收機設(shè)計［J］.時間頻率學(xué)報，2012，35（2）：88-95.

LIU Xiaohua，XU Linsheng，HUA Yu.A design of porta?ble low frequency time-code receiver based on FPGA［J］.Journal of Time and Frequency，2012，35（2）：88-95.

［10］李國棟，許林生.一種基于DSP和FPGA的低頻時碼接收機設(shè)計［J］.時間頻率學(xué)報，2006，29（1）：27-34.

LI Guodong，XU Linsheng.A Design of Low Frequency Time-Code Receiver Based on DSP and FPGA［J］.Jour?nal of Time and Frequency，2006，29（1）：27-34.

Design of VLF W ideband Receiver Based on FPGA

ZHANG Chi1RUI Guosheng2WANG Rui2XUE Peng2
（1.Graduate Students’Brigade，Naval Aeronautical and Astronautical University，Yantai 264001）（2.Electronic Information Engineering Department，Naval Aeronautical and Astronautical University，Yantai 264001）

TN911

10.3969/j.issn.1672-9722.2017.09.037

2017年3月6日，

2017年4月20日

國家自然科學(xué)基金項目（編號：41606117，41476089，61671016）資助。

張馳，男，碩士研究生，研究方向：無線通信及信號處理。芮國勝，男，博士，教授，博士生導(dǎo)師，研究方向：現(xiàn)代通信系統(tǒng)，非線性濾波理論，小波理論與應(yīng)用等。王瑞，男，博士，講師，研究方向：無線通信及信號處理。薛鵬，男，碩士，講師，研究方向：新型無線通信技術(shù)。