四川九洲電器集團有限責任公司 詹介秋

JESD204B高速串行接口的FPGA實現(xiàn)

四川九洲電器集團有限責任公司 詹介秋

本文針對軟件無線電的發(fā)展趨勢，介紹了目前高速AD所采用的JESD204B高速串行接口，闡明了其相對于傳統(tǒng)LVDS、CMOS接口的優(yōu)勢。以TI公司ADS54J60芯片為例，較為詳細的介紹了基于XILINX FPGA的JESD204B IP core的實現(xiàn)流程和方法，并對AD測試結(jié)果進行了簡要的分析。結(jié)果表明：該測試流程及方法穩(wěn)定可靠，AD性能良好，可為XILINX FPGA實現(xiàn)JESD204B接口提供較好的參考。

軟件無線電；高速AD；JESD204B；ADS54J60

0 引言

伴隨著軟件無線電技術的不斷發(fā)展，高速AD的應用范圍越來越廣泛，隨之而來的是數(shù)字端的數(shù)據(jù)接口速度將變得越來越快。傳統(tǒng)的AD與FPGA之間的數(shù)據(jù)接口通常采用LVDS、CMOS等并行方式，其在數(shù)據(jù)接口速率、布板面積、時序處理等方面均存在一定的不足。隨著AD采樣速率的進一步提高，一種新的高速串行數(shù)據(jù)總線接口即JESD204B接口應運而生。相對于傳統(tǒng)的并行數(shù)據(jù)總線，JESD204B高速串行接口具有以下一些優(yōu)勢[1]：

（1）極大的提高了數(shù)據(jù)傳輸帶寬，為射頻直接采集技術的數(shù)字端提供了保障。

（2）簡化了系統(tǒng)的PCB設計，避免了LVDS、CMOS等并行數(shù)據(jù)線在PCB上的長度匹配，節(jié)約了布線成本。

（3）減少了管腳數(shù)目，使得AD器件的封裝大大減小，節(jié)約了布板面積。

目前，以ADI、TI等為代表的眾多廠家已生產(chǎn)了多款具有JESD204B接口的高速AD，并且高速AD數(shù)字端均已開始向JESD204B接口發(fā)展。同等采樣率下，相對于傳統(tǒng)接口的AD，具備JESD204B接口的AD無論在數(shù)據(jù)位寬，AD性能等方面均有較大的提高。同時，F(xiàn)PGA巨頭XILINX公司已就JESD204B接口提供了專門的IP core供用戶使用。

基于上述情況，筆者以TI的ADS54J60芯片為例，該芯片為一款雙通道1G/16bits AD，詳細描述了XILINX公司FPGA的JESD204B接口的邏輯實現(xiàn)，并就該芯片給出了實際的性能測試結(jié)果。

1 JESD204B IP core簡介

JESD204B是一種連接AD/DA與邏輯器件的高速串行接口，該接口能支持高達12.5Gbps的串行數(shù)據(jù)速率，并可以確保數(shù)據(jù)鏈路具有可重復的確定性延遲[2]。在XILINX公司FPGA設計中，一個實現(xiàn)JESD204B鏈路層的IP core和實現(xiàn)物理層的可配置SERDES便實現(xiàn)了JESD204B的接口設計。圖1為XILINX公司FPGA JESD204B IP core接收AD數(shù)據(jù)的接口邏輯框圖[3]。

圖1 JESD204B IP core接收接口邏輯框圖

用戶在FPGA內(nèi)部通過IP core提供的AXI4-Lite Control接口實現(xiàn)對JESD204B接口的控制與配置，通過AXI4-Stream接口實現(xiàn)數(shù)據(jù)的接收，AD數(shù)字接口直接連接到GTX/GTH收發(fā)器。外部硬件連接示意圖如圖2所示[3]。

圖2 AD與FPGA連接示意圖

下面以XILINX公司FPGA開發(fā)工具Vivado 2016.4為例，詳細介紹了在該開發(fā)平臺下利用IP core實現(xiàn)對TI ADS54J60芯片JESD204B接口的數(shù)據(jù)接收，并給出AD的性能測試數(shù)據(jù)。

2 JESD204B接口的FPGA實現(xiàn)

在Vivado 2016.4下打開JESD204B的IP core定制界面，圖形界面下完成FPGA JESD204B接口的配置，實現(xiàn)與所連AD接口的匹配。配置界面如圖3、4、5、6所示：

圖3 JESD204B IP core配置界面1

圖4 JESD204B IP core配置界面2

圖5 JESD204B IP core配置界面3

圖6 JESD204B IP core配置界面4

根據(jù)ADS54J60的芯片手冊，完成對應FPGA端IP core的配置。在圖3中，將FPGA GTX接收通道數(shù)設置為8 lanes，即該雙通道AD的單路數(shù)據(jù)通過4 lanes與FPGA GTX接口進行數(shù)據(jù)交互。在本次測試中，AD輸入的采樣時鐘設置為983.04MHz，因此，根據(jù)計算，該16bits AD單通道采樣信號的數(shù)據(jù)量為：983.04*16*1.25=19.6608Gbps，單根lane的線速率為19.6608/4=4.9152Gbps，根據(jù)計算值完成圖6中l(wèi)ane rate的配置，并將reference clock設置為lane rate的1/40，則JESD204B core clock可共用此時鐘。同時根據(jù)AD的數(shù)據(jù)幀格式及通道配置完成相應IP core中圖5參數(shù)的配置，該參數(shù)可以在生成IP core之后通過AXI4-LITE Control接口進行重配，在本設計中，由于AD的數(shù)據(jù)格式已經(jīng)確定，故程序中不再需要對AXI4-LITE Control接口進行操作。

ADS54J60的數(shù)據(jù)幀格式的配置選擇如圖7所示[4]。

圖7 ADS54J60 JESD204B接口數(shù)據(jù)幀格式

本次設計中AD輸出通道配置采用LMFS=8224的模式，則在IP core內(nèi)部，將每個通道的AD串行輸出數(shù)據(jù)轉(zhuǎn)換成了128bits的并行數(shù)據(jù)并通過用戶接口邏輯送給設計者，則設計者需要根據(jù)該輸出數(shù)據(jù)格式重新對IP core輸出的AXI4-Stream 128bits AD并行數(shù)據(jù)進行排序，如圖8所示。

圖8 ADS54J60輸出數(shù)據(jù)

signalA_sampl0_reg至signalA_sampl7_reg代表了AD采樣的連續(xù)8個16bits采樣數(shù)據(jù)，將總共16K采樣數(shù)據(jù)存入FPGA FIFO并上傳到上位機，通過Visual Analog軟件對AD進行性能分析。

3 數(shù)據(jù)測試結(jié)果

通過配置時鐘芯片參數(shù)，給ADS54J60提供983.04MHz的采樣時鐘頻率，并給FPGA的GTX接口提供122.88MHz的參考時鐘頻率。通過外接模擬信號源輸入0dBm的單音信號，并根據(jù)不同的單音信號頻率加上相應的帶通濾波器，對16K采樣點進行FFT，并對FFT結(jié)果進行分析，完成對AD的性能測試。圖9為該單音信號數(shù)字化后在Vivado下導出的時域上的波形示意圖，圖10、11、12分別為983.04MHz采樣時鐘下采出的540MHz、690MHz、840MHz模擬信號做FFT后頻譜在第一奈奎斯特區(qū)間上的顯示。

圖9 模擬信號在時域上的圖形

圖10 540MHz模擬信號在頻域上的圖形

圖11 690MHz模擬信號在頻域上的圖形

圖12 840MHz模擬信號在頻域上的圖形

從圖中可以看出，信號無雜散動態(tài)范圍SFDR均大于80dBc，通過計算，得出信噪比SNR均大于65dBFs，AD性能良好，采樣接口設計穩(wěn)定可靠。

4 結(jié)束語

筆者針對目前AD芯片發(fā)展趨勢，比較了JESD204B接口相對于傳統(tǒng)并行數(shù)據(jù)接口的優(yōu)勢，詳細介紹了基于XILINX公司FPGA IP core的設計流程，實現(xiàn)了對TI ADS54J60芯片JESD204B接口的數(shù)據(jù)讀取操作，并通過對采樣數(shù)據(jù)進行FFT變換，對信號進行了無雜散動態(tài)范圍和信噪比的分析。整個流程對設計具有JESD204B接口的AD提供了較好的幫助。

[1]Ian Beavers,Jeff Ugalde．選擇合適的轉(zhuǎn)換器:JESD204B與LVDS對比．ADI,2014．

[2]Jonathan Harris,Ian Beavers．為什么不需要懼怕JESD204B．ADI,2014．11．

[3]XILINX．JESD204 v6．1 LogiCORE IP Product Guide．PG066 April 1,2015．

[4]TEXAS INSTRUMENTS．ADS54J60 DATASHEET．SBAS706CAPRIL 2015-REVISED JANUARY 2017．