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（西北工業(yè)大學(xué)明德學(xué)院，陜西 西安，710124）

一種CMOS偽隨機(jī)序列信號發(fā)生器的版圖設(shè)計

保慧琴

（西北工業(yè)大學(xué)明德學(xué)院，陜西 西安，710124）

集成電路版圖設(shè)計是實現(xiàn)集成電路制造必不可少的設(shè)計環(huán)節(jié)，版圖設(shè)計的優(yōu)劣直接關(guān)系到芯片的工作性能和制造成本。采用CMOS 2μm的λ設(shè)計規(guī)則，利用Tanner Pro軟件設(shè)計了一種CMOS偽隨機(jī)序列信號發(fā)生器。Tanner Pro軟件是一套集成電路設(shè)計軟件，利用S-edit完成偽隨機(jī)序列信號發(fā)生器的原理圖設(shè)計，利用L-edit完成偽隨機(jī)序列信號發(fā)生器的版圖設(shè)計，并通過T-spice軟件進(jìn)行仿真，仿真結(jié)果表明，所產(chǎn)生的偽隨機(jī)序列信號循環(huán)長度為6，偽隨機(jī)序列信號由D觸發(fā)器的初始狀態(tài)決定。

集成電路；版圖；偽隨機(jī)序列；版圖設(shè)計規(guī)則；觸發(fā)器；循環(huán)長度

1 引言

偽隨機(jī)序列良好的隨機(jī)性和接近于白噪聲的相關(guān)函數(shù)，使其易于從信號或干擾中分離出來，廣泛應(yīng)用于密碼學(xué)、通信、雷達(dá)、導(dǎo)航等多個領(lǐng)域，常用的產(chǎn)生偽隨機(jī)序列信號的電路是線性反饋移位寄存器，所產(chǎn)生的序列只與寄存器的初始狀態(tài)和反饋方式有關(guān)。n位線性反饋移位寄存器最多可以產(chǎn)生2n-1個狀態(tài)。如圖1所示。hi=1，表示接通反饋線；hi=0，表示斷開反饋線。

圖1 線性反饋移位寄存器

2 偽隨機(jī)序列信號發(fā)生器電路設(shè)計

2.1 C M O S異或電路

異或與同或電路都是應(yīng)用廣泛的邏輯單元，異或電路在兩個輸入變量相異時輸出為高電平，即邏輯1。異或的功能可以表示為。靜態(tài)CMOS邏輯電路中NMOS邏輯塊和PMOS邏輯塊具有互補(bǔ)性能，無論輸入條件是什么，上拉開關(guān)網(wǎng)絡(luò)和下拉開關(guān)網(wǎng)絡(luò)都不會同時形成導(dǎo)通通路，因此，靜態(tài)CMOS邏輯門電源和地之間沒有直流通路，靜態(tài)功耗非常小。如果用CMOS靜態(tài)邏輯門實現(xiàn)異或電路，需要對上述邏輯表達(dá)式進(jìn)行變換，變換成最終帶“非”的邏輯形式，也就是用與或非邏輯實現(xiàn)。用靜態(tài)CMOS邏輯門實現(xiàn)任意的組合邏輯，有多種不同的實現(xiàn)方案，對集成電路設(shè)計者來說要綜合考慮電路的面積、速度和功耗等因素，選擇最佳方案。對電路性能的比較要利用電路仿真工具。其中一種方案是，包含10個MOS晶體管。靜態(tài)CMOS邏輯電路圖如圖2所示，T-spice仿真結(jié)果如圖3所示，波形中信號從上到下依次為輸入A、輸入B和輸出Y，從波形中可以看出，輸入相同時輸出為0，相異時輸出為1。

圖2 異或電路圖

圖3 仿真波形

2.2 邊沿D觸發(fā)器

圖4 邊沿D觸發(fā)器

觸發(fā)器是能存儲數(shù)字信息的邏輯部件，它是一種時鐘控制的記憶器件。邊沿觸發(fā)器的抗干擾能力強(qiáng)，工作可靠性高。圖4所示為上升沿觸發(fā)的CMOS維持-阻塞D觸發(fā)器，由6個CMOS與非門交叉耦合而成，觸發(fā)器的狀態(tài)只能在時鐘CP的上升沿發(fā)生變化，其他任何時刻觸發(fā)器狀態(tài)保持不變。D觸發(fā)器的電路圖如圖4所示，仿真結(jié)果如圖5所示，波形中信號從上到下依次為時鐘CP、輸入D和輸出Q和Q。從波形中可以看出，輸出在CP上升沿時刻才對輸入信號響應(yīng)，其他時刻輸入信號變化不會引起觸發(fā)器狀態(tài)的變化。

圖5 仿真波形

2.3 偽隨機(jī)序列信號發(fā)生器

偽隨機(jī)序列信號發(fā)生器由四個D觸發(fā)器和一個異或門構(gòu)成，反饋方式如圖6所示。該偽隨機(jī)序列信號發(fā)生器產(chǎn)生的序列信號和初始狀態(tài)有關(guān)，不同的初始狀態(tài)產(chǎn)生的序列信號不同。以初始狀態(tài)為例，產(chǎn)生的序列信號長度為6，不是最大序列信號長度，6個序列信號分別為

仿真結(jié)果如圖7所示。波形中信號從上到下依次為CP、Q1、Q2、Q3和Q4，從波形中可以看出四個D觸發(fā)器的輸出在1111~1110這六個狀態(tài)之間來回周期性循環(huán)。

圖6 偽隨機(jī)序列信號發(fā)生器

圖7 仿真波形

3 偽隨機(jī)序列信號發(fā)生器的版圖設(shè)計

3.1 異或電路版圖設(shè)計

采用全定制版圖設(shè)計方法，利用Tanner軟件中的L-Edit工具進(jìn)行版圖設(shè)計，CMOS工藝規(guī)則為2μm的λ設(shè)計規(guī)則，利用源漏極共享原理，將晶體管原先獨(dú)立的源漏區(qū)合并，這個合并的區(qū)域既可以是一個晶體管的源，同時也可以是另外一個晶體管的漏，合并至所有的晶體管之間端點(diǎn)組接成對。采用此類設(shè)計方法不僅消除了晶體管之間的空間，通過合并器件的相關(guān)部分可使空間更節(jié)省，最終設(shè)計出的版圖面積為最小。異或電路的版圖如圖8所示。

圖8 異或邏輯門版圖

3.2 D觸發(fā)器版圖

上升沿D觸發(fā)器由6個CMOS與非門構(gòu)成，版圖一共由10個繪圖層套合而成，包括Metal1、Metal2、Via、Active contact、Poly contact、Poly、Active、N-select、P-selsct、N-well?？紤]金屬連接造成接觸電阻的影響，為了限制總的電阻，采用設(shè)計規(guī)則允許的盡可能多的接觸孔，將接觸孔設(shè)計為并聯(lián)，n個接觸等效電阻為R/n。并且采用5個接觸孔并聯(lián)的結(jié)構(gòu)減小接觸電阻。邊沿D觸發(fā)器版圖如圖9所示。

圖9 邊沿D觸發(fā)器版圖

3.3 偽隨機(jī)序列信號發(fā)生器版圖

將4個D觸發(fā)器和1個異或門的版圖進(jìn)行布局并完成級聯(lián)。為了防止體硅工藝中閂鎖效應(yīng)的發(fā)生（即NMOS的有源區(qū)、P襯底、N阱以及PMOS的有源區(qū)構(gòu)成PNPN結(jié)構(gòu)，若寄生三極管導(dǎo)通會使電流增加，導(dǎo)致VDD和VSS短路，通常會破壞芯片，嚴(yán)重時會導(dǎo)致電路失效），在版圖設(shè)計過程中，將NMOS晶體管的P襯底通過P襯底接觸連接到VSS，將PMOS晶體管的N襯底通過襯底接觸連接到VDD。偽隨機(jī)序列信號發(fā)生器的版圖如圖10所示，仿真結(jié)果如圖11所示，波形中信號從上到下依次為CP、Q1、Q2、Q3和Q4，從波形中可以看出四個D觸發(fā)器的輸出在0101-0010-0001-1000-0100-1010這六個狀態(tài)之間來回周期性循環(huán)。

圖10 偽隨機(jī)序列信號發(fā)生器版圖

圖11 偽隨機(jī)序列信號發(fā)生器版圖仿真結(jié)果

4 結(jié)束語

集成電路版圖設(shè)計在集成電路設(shè)計流程中位于后端，它是集成電路設(shè)計的最終目標(biāo)。版圖設(shè)計的優(yōu)劣直接關(guān)系到芯片的工作速度和面積，因此版圖設(shè)計在集成電路設(shè)計中起著非常重要的作用。偽隨機(jī)

The Layout Design of a CMOS Pseudo-random Sequence Signal Generator

Bao Huiqin
（Northwestern Polytechnical University Ming De College,Xi’an,710124）

IC layout design is the indispensable design link of integrated circuit manufacturing,the quality of layout design are directly related to the working performance and manufacturing cost of chip.By using CMOS 2μm λ design rules and Tanner Pro software,a CMOS Pseudo-random sequence signal generator is designed.Tanner Pro software is a set of integrated circuit design software,using S-edit to complete the schematic diagram design,and using L-edit to complete the Layout design.By the T-spice software,simulation is performed and its results show that the cycle length of this Pseudo-random sequence signal generator is six,and the sequence signal is determined by the initial state of D flip-flops.

Integrated circuit;Layout;Pseudo-random sequence;Layout design rules;Flip-flop;Cycle length

10.3969/j.issn.1002-2279.2017.04.003

TN79

A

1002-2279-（2017）07-0004-04

?；矍伲?986—），女，青海省西寧市人，助教，碩士研究生，主研方向：集成電路版圖。

2017-02-28