束慶冉,趙毅強,葉 茂*,解嘯天,朱世賢

(1.天津大學電子信息工程學院,天津市 300072;2.天津大學天津市成像與感知微電子技術(shù)重點實驗室,天津300072)

面向無線傳感器節(jié)點的集成CAN總線芯片設(shè)計*

束慶冉1,2,趙毅強1,2,葉 茂1,2*,解嘯天1,2,朱世賢1,2

(1.天津大學電子信息工程學院,天津市 300072;2.天津大學天津市成像與感知微電子技術(shù)重點實驗室,天津300072)

根據(jù)CAN(Controller Area Network)總線國際標準協(xié)議(ISO11898)完成了一款應用于無線傳感器節(jié)點的集成CAN總線芯片設(shè)計,提高無線傳感器節(jié)點的集成度與可靠性。采用混合信號集成電路設(shè)計技術(shù)實現(xiàn)了CAN總線控制器芯片與收發(fā)器芯片的集成,最終采用Global Foundry的0.35 μm CMOS工藝進行設(shè)計并流片,芯片面積為4 mm2。芯片測試結(jié)果表明,該芯片設(shè)計符合標準協(xié)議規(guī)定,通信速度最高為1 Mbyte/s,與商用CAN總線通信芯片正確通信,可方便地應用到無線傳感器CAN總線通信系統(tǒng)中。

集成芯片設(shè)計;CAN總線;無線傳感器;混合信號電路設(shè)計;實時通信

無線傳感器具有有線技術(shù)無法取代的優(yōu)勢,因其成本低廉、靈活性高等特點逐步滲透到工業(yè)控制的各個環(huán)節(jié),結(jié)合現(xiàn)場總線可實現(xiàn)傳感器與上位控制機的可靠數(shù)據(jù)傳輸[1]。例如,在汽車直接式壓力輪胎監(jiān)測系統(tǒng)應用中,需利用輪胎內(nèi)部的無線壓力傳感器獲得輪胎內(nèi)的氣壓數(shù)據(jù)[2],并且通過CAN(Controller Area Network)總線傳輸至上位控制機用以判斷輪胎氣壓是否異常,之后加以控制保持輪胎內(nèi)氣壓正常[3]。CAN控制器局域網(wǎng)絡(luò)是ISO國際標準化的串行現(xiàn)場總線通信協(xié)議,以其高可靠性、高傳輸速率、高實時性等特點,廣泛應用于汽車電子、工業(yè)控制、航空電子和醫(yī)療器械等領(lǐng)域[4]。在傳統(tǒng)分布式無線傳感器CAN總線數(shù)據(jù)通信系統(tǒng)中,通信節(jié)點主要包括無線傳感器、主控制器、CAN控制器和CAN收發(fā)器,圖1為傳統(tǒng)無線傳感器CAN總線網(wǎng)絡(luò)及節(jié)點的實現(xiàn)方式示意圖。在傳統(tǒng)的通信系統(tǒng)中CAN控制器和收發(fā)器需使用分立的芯片,芯片通過PCB板實現(xiàn)連接用以降低數(shù)字電路芯片和模擬電路芯片之間的干擾,節(jié)點的集成度較低,CAN總線通信系統(tǒng)設(shè)計人員需要對控制器和收發(fā)器分別進行調(diào)試,增加了系統(tǒng)設(shè)計人員的設(shè)計與調(diào)試難度[5]。為解決以上問題,本文依據(jù)CAN總線標準協(xié)議CAN2.0B,采用混合信號集成電路設(shè)計技術(shù)設(shè)計了一款集成CAN總線控制器與收發(fā)器的高速通信芯片,在芯片內(nèi)部采用防波墻模塊進行保護降低數(shù)字電路與模擬電路之間的干擾[6],簡化CAN總線通信系統(tǒng)的節(jié)點設(shè)計,提高了系統(tǒng)的穩(wěn)定性與可靠性。

圖1 傳統(tǒng)無線傳感器CAN總線網(wǎng)絡(luò)結(jié)構(gòu)

1 芯片總體結(jié)構(gòu)與工作原理

CAN總線集成芯片包含總線控制器和總線收發(fā)器,分別用以實現(xiàn)數(shù)據(jù)鏈路層和物理層的總線規(guī)定。根據(jù)標準協(xié)議內(nèi)容對芯片進行功能模塊劃分,整體結(jié)構(gòu)框圖如圖2所示。

圖2 芯片整體結(jié)構(gòu)框圖

圖2中,CAN總線協(xié)議控制器單元實現(xiàn)CAN總線數(shù)據(jù)鏈路層內(nèi)容,主要包括數(shù)據(jù)成幀、錯誤檢測和驗收濾波等[7]。根據(jù)其功能特點劃分為接口管理邏輯、位流處理器、驗收濾波器、位時序邏輯、信息緩沖器以及錯誤管理邏輯。接口管理邏輯用于執(zhí)行微控制器的命令,管理總線控制器單元的內(nèi)部尋址;位流處理器用來控制數(shù)據(jù)緩沖器和CAN總線之間的數(shù)據(jù)流同時執(zhí)行錯誤檢測等功能;驗收濾波器用于識別CAN總線網(wǎng)絡(luò)中的幀標識符;位時序邏輯負責處理與總線相關(guān)的位時序;信息緩沖器用于存儲收發(fā)的信息,將其劃分為發(fā)送緩沖器和接收緩沖器;錯誤管理邏輯用于錯誤管制,包括錯誤判斷以及錯誤處理等內(nèi)容[8]。

CAN收發(fā)電路單元實現(xiàn)CAN總線物理層內(nèi)容,完成物理總線電平與邏輯電平的轉(zhuǎn)換[9]。物理總線電平為差分電平形式,CANH為高電平端,CANL為低電平端。TX端口將經(jīng)協(xié)議控制器單元處理過的數(shù)據(jù)發(fā)送到收發(fā)電路單元,之后由收發(fā)電路單元發(fā)送到物理總線上;收發(fā)電路將從物理總線上接收的差分電平處理為數(shù)字信號,通過RX端傳輸?shù)絽f(xié)議控制器單元。

2 核心電路模塊設(shè)計與仿真

核心電路模塊設(shè)計主要包括CAN總線協(xié)議控制單元設(shè)計和CAN總線收發(fā)電路單元設(shè)計,協(xié)議控制單元用數(shù)字電路實現(xiàn),收發(fā)電路用模擬電路實現(xiàn),采用混合信號集成電路設(shè)計技術(shù)與業(yè)界通用EDA工具開展整體電路設(shè)計。

2.1 協(xié)議控制單元設(shè)計與仿真

根據(jù)CAN總線集成芯片的架構(gòu)和功能要求,對數(shù)字電路模塊進行系統(tǒng)規(guī)劃和功能分析,最終設(shè)計的協(xié)議控制單元框如圖3所示。

圖3 協(xié)議控制單元框圖

TOP 數(shù)字電路頂層模塊,包括子模塊REGISTERS、BTL、BSP,同時完成與三態(tài)接口、三態(tài)PAD有關(guān)的接口邏輯轉(zhuǎn)換;

REGISTERS 實現(xiàn)接口管理邏輯的部分功能,解釋來自CPU的命令,控制CAN寄存器的尋址,實現(xiàn)內(nèi)部寄存器的讀寫,并向主控制器提供中斷信息和狀態(tài)信息;

BTL 實現(xiàn)位時序邏輯功能,在報文起始處對總線傳輸數(shù)據(jù)與CAN總線上的位數(shù)據(jù)流進行同步,在之后接收報文的過程中,對時序偏差進行再次同步;

BSP 實現(xiàn)位流處理器和錯誤管理邏輯的功能,包括子模塊ACF、FIFO。執(zhí)行CAN總線模塊的錯誤檢測、仲裁、填充和故障處理;

ACF BSP子模塊,用于實現(xiàn)驗收濾波器功能,通過對總線上接收到報文幀的控制域進行驗收濾波和驗收屏蔽,確定其是否能夠通過濾波進入接收緩沖器;

FIFO BSP子模塊,用于存儲從CAN總線上接收到并被確認的信息,并且對接收到的報文數(shù)目進行計數(shù),同時在數(shù)據(jù)溢出時產(chǎn)生溢出信號。

采用Synopsys公司的Verilog Compiled Simulator(VCS)軟件對協(xié)議控制單元進行仿真,仿真內(nèi)容主要包括幀的發(fā)送與接收、仲裁、錯誤處理、故障處理、接收緩沖器讀寫以及工作模式切換等[10]。

以數(shù)據(jù)幀的發(fā)送和接收仿真為例,仿真采用通信的方式,用測試案例模擬發(fā)送方,整體協(xié)議控制單元為接收方,協(xié)議控制單元發(fā)送和接收數(shù)據(jù)幀的仿真波形如圖4所示。

圖4 發(fā)送和接收數(shù)據(jù)幀的仿真波形圖

圖4中,顯示接收方收到發(fā)送方的發(fā)送請求后發(fā)送數(shù)據(jù)幀,數(shù)據(jù)幀結(jié)構(gòu)為幀起始、報文標識符高11位、RTR、IDE、標識符低18位、r0、r1、DLC、8 byte數(shù)據(jù)(分別為11H、99H、ddH、ccH、bbH、aaH、22H、33H)、CRC校驗碼、應答以及幀結(jié)尾。發(fā)送方在應答域給出應答電平0,接收方數(shù)據(jù)幀發(fā)送成功后置位中斷標志位irq_on為0;接著發(fā)送方向接收方發(fā)送數(shù)據(jù)幀,通過接收方的驗收濾波器后接收方正確接收這一數(shù)據(jù)幀,在應答域給出應答并置位接收中斷標志,仿真結(jié)果表明協(xié)議控制單元準確實現(xiàn)數(shù)據(jù)幀的發(fā)送與接收。

2.2 收發(fā)電路單元設(shè)計與仿真

收發(fā)電路單元為電平轉(zhuǎn)換接口,根據(jù)CAN總線電平規(guī)定,CANH和CANL電平分別為3.5 V和1.5 V時表示低電平“0”(顯性狀態(tài)),CANH和CANL電平均是2.5 V時表示高電平“1”(隱性狀態(tài))。收發(fā)電路單元所主要包括兩個部分,分別是發(fā)送電路模塊和接收電路模塊,收發(fā)電路單元結(jié)構(gòu)如圖5所示,圖5中,電阻R5為物理總線等效負載電阻(根據(jù)CAN總線電氣規(guī)定,標準應用環(huán)境下典型值為60 Ω)[11],實際設(shè)計過程中為保證發(fā)送電路有足夠的驅(qū)動能力,發(fā)送電路驅(qū)動電流的設(shè)定需留有一定的裕度,因此最終針對總線負載為50 Ω時進行電路設(shè)計。R1和R2通過分壓得到2.5 V電壓用于提供總線的隱性偏置,R3和R4用于隔離顯性電平和隱性電平,二極管起保護作用防止總線上電平過高或過低對電源造成影響。P0與N0晶體管同時導通時CANH和CANL的電平分別為3.5 V、1.5 V,此時需向總線提供40 mA驅(qū)動電流,驅(qū)動電流較大,為滿足總線的驅(qū)動需求P0、N0開關(guān)晶體管的尺寸較大以提供足夠的輸出電流,大尺寸開關(guān)晶體管前級采用反相器級聯(lián)的方式進行驅(qū)動達到較快的開關(guān)速度。

圖5 收發(fā)電路單元結(jié)構(gòu)圖

接收電路為一個電壓遲滯比較器,通過比較總線上的差分電壓改變接收端RX的邏輯狀態(tài)。根據(jù)CAN電氣規(guī)定,CANH和CANL之間的電壓差大于0.9 V時代表總線邏輯狀態(tài)為“0”;當CANH和CANL之間的電壓差小于0.5 V時代表總線邏輯狀態(tài)為“1”,因此比較器的遲滯電壓為400 mV。通常遲滯比較器的正負輸入端電平差值大于正閾值或者小于負閾值電壓時發(fā)生狀態(tài)翻轉(zhuǎn),即傳輸特性中心點電平為0 V,不符合CAN總線邏輯狀態(tài)翻轉(zhuǎn)特點,因此電路設(shè)計先將CANH的電平降低0.7 V,降低后的電平信號和CANL作為比較器核心電路的正負輸入端進行比較,保證輸入輸出特點與CAN總線電平規(guī)定相符合,比較器電路設(shè)計如圖6所示。

圖6 接收遲滯比較器電路設(shè)計

圖6中,N1與N2管組成電平降低電路,采用源跟隨設(shè)計將CANH電平降低0.7 V。P3、P4、P5、P6、N7、N8晶體管是比較器的核心電路單元,N7、N8管是差分對輸入級,P3、P6管為短接成二極管形式的有源負載,此電路中一共有兩條反饋通路,第1條是通過晶體管N7和N8共源節(jié)點的串聯(lián)電流反饋,表現(xiàn)為負反饋;第2條是P4和P5管的源漏極并聯(lián)電壓反饋,這條反饋通路是正反饋。當正反饋系數(shù)小于負反饋的系數(shù)時,整個電路將表現(xiàn)為負反饋,同時電路將失去遲滯效果,當電路的正反饋系數(shù)大于負反饋系數(shù)時,整個電路將會表現(xiàn)為正反饋,同時電路將出現(xiàn)遲滯效果[12]。P1、P2、N5、N6管實現(xiàn)輸出從差分到單端的轉(zhuǎn)換,N3與N4管組成鏡像電流鏡,用于對差分放大器進行直流偏置。

圖7 模擬電路整體仿真

模擬電路采用Cadence公司的Spectre進行仿真,圖7為模擬電路發(fā)送和接收信號整體仿真結(jié)果,TX端是來自數(shù)字電路的數(shù)字信號,經(jīng)發(fā)送電路實現(xiàn)總線上差分電平的變化,即TX為低電平時總線差分電平為3.5 V和1.5 V,TX為高電平時總線差分電平為2.5 V和2.5 V,同時比較器將總線上差分電平的比較結(jié)果送至RX端,仿真結(jié)果表明模擬電路能夠正確完成數(shù)據(jù)的發(fā)送和接收。

3 芯片測試結(jié)果與分析

芯片最終采用Global Foundry的Chrt035dg工藝進行流片,圖8是芯片版圖和芯片測試的封裝照片。

圖8 芯片版圖和測試封裝照片

為了對CAN總線集成芯片的設(shè)計功能進行評價,搭建芯片測試平臺對芯片進行一系列測試,測試主要分兩個部分:芯片功能點測試和芯片通信測試[13]。芯片功能點測試用于驗證芯片各功能設(shè)計是否符合CAN總線標準協(xié)議規(guī)定;芯片通信測試包含兩個方面,即CAN集成芯片與商用芯片之間的通信測試,以及CAN集成芯片之間的通信測試,前者用于驗證集成芯片與商用芯片之間功能的兼容性,后者用于驗證芯片之間能否正常通信。圖9為CAN集成芯片與商用芯片的通信測試系統(tǒng)框圖。

圖9 節(jié)點通信測試系統(tǒng)圖

CAN集成芯片節(jié)點包括主控制器51單片機STC89C52和CAN集成芯片,商用CAN節(jié)點主要包括主控制器51單片機STC89C52、CAN控制器芯片SJA1000和CAN收發(fā)器芯片MCP2551[14],CAN集成芯片節(jié)點分別作為發(fā)送和接收節(jié)點的測試流程如圖10所示。

圖10 CAN集成芯片節(jié)點分別為發(fā)送和接收節(jié)點流程圖

圖11 總線差分電平

CAN集成芯片與商用芯片的通信測試分為兩種情況:CAN集成芯片節(jié)點為發(fā)送節(jié)點,商用CAN節(jié)點為接收節(jié)點;商用CAN節(jié)點為發(fā)送節(jié)點,CAN集成芯片節(jié)點為接收節(jié)點。發(fā)送節(jié)點發(fā)送遠程幀用于請求接收節(jié)點發(fā)送數(shù)據(jù)幀,接收節(jié)點接收到遠程幀后發(fā)送數(shù)據(jù)幀。利用串口傳輸方式將單片機讀取的芯片內(nèi)部寄存器值傳輸?shù)缴衔粰C,用于實時觀察測試結(jié)果。測試結(jié)果顯示CAN集成芯片作為發(fā)送節(jié)點正確發(fā)送完數(shù)據(jù)幀后產(chǎn)生發(fā)送中斷,作為接收節(jié)點正確接收數(shù)據(jù)幀并完成數(shù)據(jù)幀的存儲同時產(chǎn)生接收中斷。通過示波器觀測芯片發(fā)送的數(shù)據(jù)幀在差分總線端的電平波形如圖11所示,CANH和CANL電平符合標準協(xié)議規(guī)定,測試結(jié)果表明CAN集成芯片與商用芯片功能兼容。

采用相同的方式可以進行CAN集成芯片之間的通信測試,需將圖9中的商用CAN節(jié)點更換為CAN集成芯片節(jié)點即可,最終測試結(jié)果顯示芯片之間可正確通信。

4 結(jié)論

本文根據(jù)CAN總線標準協(xié)議與電氣規(guī)定并針對無線傳感器應用系統(tǒng)設(shè)計了一款高速CAN通信芯片,該芯片集成CAN協(xié)議控制器與收發(fā)器實現(xiàn)節(jié)點小型化設(shè)計。采用Global Foundry的0.35 μm CMOS工藝進行設(shè)計并流片,通過搭建測試平臺,分別進行芯片各功能點測試和芯片通信測試,測試結(jié)果表明芯片設(shè)計符合預期設(shè)定目標,芯片與商用CAN芯片通信結(jié)果正確,通信最高速度為1 Mbyte/s,可快速便捷地應用在高速無線傳感器CAN總線通信系統(tǒng)中。

[1]尹光洪. 基于CAN總線的低功耗無線傳感器網(wǎng)絡(luò)研究與實現(xiàn)[D]. 長沙:國防科技大學,2009.

[2]梁濤,楊偉達,楊玉坤. 輪胎壓力監(jiān)測及控制系統(tǒng)[J]. 傳感技術(shù)學報,2016,29(4):627-632.

[3]冷毅,李青俠,劉勝. 基于無線傳感器和CAN總線的直接式輪胎壓力檢測系統(tǒng)[J]. 儀表儀器學報,2008,29(4):711-717.

[4]李曉,李芮,王志斌. 基于DSP和FPGA的CAN總線通信系統(tǒng)設(shè)計[J]. 計算機測量與控制,2015,23(1):284-286.

[5]Chun Hua,Zeng Ming Pan,Si Yang Wang.CAN Bus Communication System Based on SOC Technology[C]//International Conference on Intelligent Computing and Integrated Systems(ICISS),2010:322-325.

[6]佚名. SJ/Z 11354-2006《集成電路模擬/混合信號IP核規(guī)范》概要[J]. 信息技術(shù)與標準化,2007(11):25-26.

[7]Hu Yueli,Xu Lei.Reusable Design of CAN Bus Controller IP Core[J]. Applied Mechanics and Materials,2012,128(129):255-260.

[8]段帥君. 基于Verilog HDL語言的CAN總線控制器設(shè)計及測試[D]. 長春:吉林大學,2009.

[9]Daniel M,Mark D. An overview of Controller Area Network(CAN)Technology[EB/OL]. [2003-10-12]. http://www.parallax.com.

[10]曹劍馨,梁庚,鄭勇蕓. CAN總線通信控制協(xié)議的仿真與性能分析[J]. 中興通訊技術(shù),2014,20(3):48-51.

[11]饒運濤,鄒繼軍. 現(xiàn)場總線CAN原理與應用技術(shù)[M]. 北京:北京航空航天大學出版社,2003.

[12]Phillip E A,Douglas R H. CMOS Analog Circuit Design[M]. New York:OXRORD University Press,2011.

[13]許莉婭,段帥君,李傳南. 基于Verilog HDL語言的CAN總線控制器設(shè)計及驗證[J]. 現(xiàn)代電子技術(shù),2012,35(10):43-46.

[14]姚君. 基于狀態(tài)機方法的CAN總線通信的FPGA實現(xiàn)[J]. 國外電子測量技術(shù),2015,34(3):64-68.

Designof Integrated CAN Bus Chip Based on Wireless Sensor Nodes*

SHUQingran1,2,ZHAOYiqiang1,2,YEMao1,2*,XIEXiaotian1,2,ZHUShixian1,2

(1.School of Electronic Information Engineering,Tianjin University,Tianjin 300072,China;2.Tianjin Key Laboratory of Imaging and Sensing Microelectronic Technology,Tianjin University,Tianjin 300072,China)

Anintegratedcontroller area network(CAN)buschip based on international standard protocol(ISO11898)has been implemented for wireless sensor nodesand improved its integration and reliability. Theintegrated CAN bus chip including a bus controller and a transceiver,whose size was only 4 mm2,was designed by mixed signal integrated circuit design technology and fabricated in Global Foundry 0.35 μm CMOS process. The test resultsshow thatthe integrated CAN bus chipconforms to the standard protocol and it can communicate correctly with commercial CAN bus communication chip with the maximum speed of 1 Mbyte/s. Therefore,it can be applied to the wireless sensor CAN bus communication system conveniently.

integrated chip design;CAN bus;wireless sensor;mixed signal circuit design;real-time communication

束慶冉(1991-)，男，漢族，天津大學電子信息工程學院碩士研究生，主要研究方向為CMOS集成電路設(shè)計，sqr＿@tju．edu．cn；趙毅強(1964-)，男，漢族，天津大學電子信息工程學院教授，博士生導師，微電子學與固體電子學系主任，主要研究方向為射頻集成電路、混合信號集成電路設(shè)計、安全芯片、光電檢測與成像系統(tǒng)設(shè)計、傳感器系統(tǒng)設(shè)計，yq＿zhao@tju．edu．cn； 葉 茂(1987-)，男，漢族，天津大學電子信息工程學院講師，主要研究方向為混合信號集成電路設(shè)計，傳感器系統(tǒng)設(shè)計，mao＿ye@tju．edu．cn。

項目來源:國家自然科學基金項目(61376032)

2017-01-16 修改日期:2017-05-22

TN492

A

1004-1699(2017)08-1226-06

C:1280

10.3969/j.issn.1004-1699.2017.08.017