張唯，楊維明，沈怡彥，趙楠博，彭菊紅，周民

(湖北大學(xué)計算機與信息工程學(xué)院，武漢430062)

基于FPGA的LFM信號匹配濾波的時域?qū)崿F(xiàn)*

張唯，楊維明*，沈怡彥，趙楠博，彭菊紅，周民

(湖北大學(xué)計算機與信息工程學(xué)院，武漢430062)

為解決頻域法實現(xiàn)信號匹配濾波時硬件開銷較大的問題，采用時域法實現(xiàn)線性調(diào)頻(LFM)信號的匹配濾波。設(shè)計了一款針對LFM信號的8階分布式結(jié)構(gòu)的時域匹配濾波器;利用FPGA的ROM宏模塊構(gòu)建查找表，實現(xiàn)分布式濾波算法;基于FPGA器件完成了濾波器的設(shè)計與集成。仿真結(jié)果顯示，濾波器占用170個邏輯單元、109個寄存器、3 kbyte存儲器，邏輯資源開銷較小。與傳統(tǒng)FIR結(jié)構(gòu)的乘累加算法相比，分布式濾波算法運算速度更快。

匹配濾波器;時域?qū)崿F(xiàn);FPGA;線性調(diào)頻信號;分布式算法

在線性調(diào)頻(LFM)脈沖壓縮雷達系統(tǒng)中，發(fā)射端采用線性調(diào)頻脈沖時，其回波信號一般要經(jīng)過匹配濾波完成脈沖壓縮后，再進行后續(xù)的信號處理［1］。匹配濾波處理分為時域卷積法和頻域FFT法兩種方式。頻域法實現(xiàn)時速度較快，但頻域法要多次用到快速傅里葉變換(FFT)和逆快速傅里葉變換(IFFT)，硬件實現(xiàn)開銷較大;采用時域法實現(xiàn)時電路結(jié)構(gòu)簡單，為了提高系統(tǒng)的運算速度，本文采用分布式結(jié)構(gòu)的濾波器完成線性調(diào)頻信號的匹配濾波，分布式濾波算法(DA)在實現(xiàn)乘累加運算時，將每一組輸入數(shù)據(jù)的各對應(yīng)位與系數(shù)相乘形成部分積進行預(yù)先相加，再對各部分積進行累加，形成最終結(jié)果，而傳統(tǒng)FIR結(jié)構(gòu)的乘法累加運算是等到全部的乘積產(chǎn)生之后，最后再相加來完成乘加運算功能。與傳統(tǒng)的乘累加算法相比，分布式濾波算法能減小FPGA邏輯資源和存儲資源開銷，提高系統(tǒng)的可靠性和運算速度。

1 分布式濾波器設(shè)計原理

分布式濾波算法(DFA)在實現(xiàn)乘累加運算時，將每一組輸入數(shù)據(jù)的各對應(yīng)位與系數(shù)相乘形成部分積進行預(yù)先相加，再對各部分積進行累加，形成最終結(jié)果;而傳統(tǒng)FIR結(jié)構(gòu)的乘法累加運算是等到全部的乘積產(chǎn)生之后，最后再相加來完成乘加運算功能。與傳統(tǒng)的乘累加算法相比，分布式算法能大大減少FPGA存儲器資源的消耗，提高系統(tǒng)的運算速度［2］。分布式濾波算法推導(dǎo)過程如下:設(shè)Ak是濾波器系數(shù)，Xk(n)是輸入變量，可以看作第n次采樣的第k個輸入數(shù)據(jù)，y(n)為對應(yīng)的系統(tǒng)響應(yīng):式中，B為數(shù)據(jù)位寬，xkb為輸入變量的二進制的k位，于是:

圖1所示是分布式濾波器的硬件實現(xiàn)框圖，圖中，N表示濾波器階數(shù)。

圖1 分布式濾波器結(jié)構(gòu)框圖

利用查找表(LUT)實現(xiàn)映射關(guān)系，各個映射結(jié)果都由相對應(yīng)的二次冪加權(quán)累加而成，此時利用移位加法器就能夠?qū)崿F(xiàn)累加了［3］。在FPGA中乘法器會占用大量的邏輯資源，DFA只使用加法器沒有用到乘法器，它采用ROM存儲器實現(xiàn)乘法運算，消耗的硬件資源較少，且容易實現(xiàn)流水線處理，提高電路的執(zhí)行速度［4］。

由于查找表的乘積部分需要大容量的存儲器，這就要求占用較多的資源，增加了功耗，降低了運算速度，此時，為了減小設(shè)計規(guī)模，可以將一個大的查找表分為幾個小的來實現(xiàn)。八位地址x(i)=xb［7］xb［6］xb［5］xb［4］xb［3］xb［2］xb［1］xb［0］相對應(yīng)查找表如表1所示。

表1 分布式濾波器地址映射關(guān)系表

2 線性調(diào)頻(LFM)信號匹配濾波器設(shè)計與實現(xiàn)

2.1 線性調(diào)頻(LFM)信號匹配濾波

線性調(diào)頻信號的信號頻率對于時間的導(dǎo)數(shù)應(yīng)為常數(shù)［5］，即:

式中，f(t)是瞬時頻率，μ是調(diào)頻斜率，得到的相應(yīng)瞬時相位函數(shù)為:時間寬度為T的LFM信號表達式:時間寬度T的復(fù)數(shù)信號:

設(shè)線性調(diào)頻信號脈沖寬度為10μs、頻帶寬度為30 MHz，在線性調(diào)頻信號中加入高斯白噪聲，設(shè)信噪比SNR為10 dB。MATLAB仿真波形如圖2所示。

本文的匹配濾波器由MATLAB中的fdatool進行設(shè)計，以給出的線性調(diào)頻信號實部為例，設(shè)計出8階濾波器系數(shù)如下:

圖2 線性調(diào)頻信號仿真波形

由于得到的系數(shù)均為介于［-l，1〕區(qū)間的浮點數(shù)，而FPGA上只能進行定點數(shù)乘法，故將生成的FIR系數(shù)量化為整數(shù)［6］，從而得到本系統(tǒng)設(shè)計的8階濾波器系數(shù)分別為:h(0)=9，h(1)=49，h(2)=168，h(3)= 286，h(4)=286，h(5)=168，h(6)=49，h(7)=9。

2.2 分布式匹配濾波器實現(xiàn)

8階FIR濾波器主要由移位寄存器、查找表以及累加器組成，查找表中有256個存儲單元，隨著濾波器階數(shù)的增加，查找表規(guī)模按指數(shù)遞增，因此在實現(xiàn)階數(shù)較高的濾波器時可采用分割查找表的方式來節(jié)省存儲資源［6-7］。在完成8階FIR濾波器如果采用的是有符號數(shù)據(jù)的運算時;在完成數(shù)據(jù)的計算(如輸入、串/并轉(zhuǎn)換、查找表和加權(quán)累加)時，需要考慮到累加最高位運算符號;在用FPGA設(shè)計時，查找表模塊的實現(xiàn)較為關(guān)鍵［7-8］。8個查找表單元分別由8個ROM實現(xiàn)，ROM存放的是信號00000000～11111111與濾波器系數(shù)(9，49，168，286，286，168， 49，9)卷積的結(jié)果，輸出Y(補碼形式)即為濾波器的輸出結(jié)果。在QUARTUS仿真平臺上設(shè)計的主要模塊符號圖如圖3所示。

2.3 QuartusⅡ仿真結(jié)果

上述FIR濾波器邏輯電路采用ALTERA公司FPGA器件EP4CE6E22A7進行設(shè)計集成，通過在QuartusⅡ平臺加載modelsim-Altera 14.0進行仿真，仿真輸入數(shù)據(jù)為圖2的LFM信號，仿真輸出結(jié)果如圖4所示，由圖可知，輸出結(jié)果濾除了高斯噪聲，與輸入的LFM信號波形相匹配;仿真結(jié)果顯示，該濾波器占用170個邏輯單元、109個寄存器、3 kbyte存儲器。

圖3 QUARTUS平臺設(shè)計的主要模塊符號圖

3 結(jié)束語

結(jié)合verilog語言和QuartusⅡ平臺，采用FPGA成功實現(xiàn)了針對LFM信號的分布式結(jié)構(gòu)的時域匹配濾波器。分布式結(jié)構(gòu)的乘累加算法與傳統(tǒng)FIR結(jié)構(gòu)的乘累加算法相比較，大大降低了運算量，提高了執(zhí)行效率;與頻域?qū)崿F(xiàn)的匹配濾波器相比，時域匹配濾波器硬件開銷大幅減少，成本明顯降低。若對匹配濾波后的信號采取加窗處理，系統(tǒng)的性價比還可進一步提升。

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張唯(1991-)，女，漢族，湖北武漢人，湖北大學(xué)電子與通信工程專業(yè)碩士研究生，主要研究方向為數(shù)字信號處理，wh_zhangwei@163.com;

楊維明(1969-)，男，漢族，湖北赤壁人，博士，教授，湖北大學(xué)計算機與信息工程學(xué)院碩士生導(dǎo)師，主要研究方向為電路與系統(tǒng)，20040416@hubu.edu.cn。

Implementation in Time Domain on LFM Signal M atched Filter based on FPGA*

ZHANGWei，YANGWeiming*，SHEN Yiyan，ZHAO Nanbo，PENG Juhong，ZHOU Min

(Faculty of Computer and Information Engineering，Hubei University，Wuhan 430062，China)

To solve the problem that the signalmatching filter hardware overhead is largewhen realized in frequency domain，the time domain method was used to realize thematching filter of linear frequencymodulated(LFM)signal in this paper.A 8th-order distributed filter is designed for the given LFM signal.The lookup table(LUT)was built to realize the distributed filter algorithm by using ROM macro-module of FPGA.The logic circuit of the filter was designed and integrated in FPGA device.The simulated results indicate that the filter consumes 170 logic cells，109 registers and 3 kbyte memory.The logic expense is small.Moreoever，the operation speed of the distributed multiply-accumulate algorithm is faster than the traditional one.

matched filter;implement in time domain;FPGA;linear frequency modulation signal;distributed algorithm

C:1270

10.3969/j.issn.1005－9490.2017.01.013

TN713

:A

:1005－9490(2017)01－0066－05

項目來源:湖北大學(xué)國家級大學(xué)生創(chuàng)新實驗訓(xùn)練項目(201310512029)

2016-02-05修改日期:2016-03-19