陳忠盟

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淺析大規(guī)模集成電路中信號延遲的問題

陳忠盟

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本文以上海楷登電子科技有限公司（Cadence）的時序分析工具（Tempus）為例，淺析集成電路設計行業(yè)對信號延遲的分析和處理方法。主要包含兩部分：第一部分是對基本信號延遲（Basic Delay）的淺析，包括傳統(tǒng)方法的信號延遲的計算方法和現(xiàn)階段業(yè)界廣泛應用的等價波形模型的計算方法。第二部分是對噪聲引起的增量信號延遲（Incremental Dealy）的淺析，解釋了增量信號延遲的影響，以及常用的解決方案。

大規(guī)模集成電路；基本信號延遲；增量信號延遲；信號完整性

0 引言

隨著信息的迅猛發(fā)展，集成電路也經歷了多個階段的發(fā)展，集成度越來越高，規(guī)模在百萬門級的芯片已經是家常便飯。隨著工藝尺寸的不斷加深和芯片時鐘頻率的加快，以及芯片的正常工作電壓的不斷降低，專用集成電路和片上系統(tǒng)設計者遇到了越來越多的挑戰(zhàn)。而信號延遲的計算在芯片設計中扮演著越來越重要的角色，決定著芯片能不能正常工作。

1 基本信號延遲（Basic Delay）

對于基本信號延遲的計算方法，通常用下面的函數(shù)公式來計算，其中輸入信號轉變時間（slew）由芯片的端口（Port）開始，通過組合邏輯單元或時序邏輯單元一級一級傳輸過來，這些邏輯單元對信號轉變時間起收斂作用，這個收斂的特性由工藝庫決定；而對于輸出的負載（loading）主要是互聯(lián)線的電容和門級邏輯的輸入端的電容之和。

Basic_delay = f（Slew）&（Loading）

但是隨著新工藝的發(fā)展，特別是28nm以下的工藝制程，這種計算公式的計算精度沒法滿足新工藝的需求，量產率得不到保證。為了得到更加精確的信號延遲值，新工藝需要把精確的信號波形形狀考慮在內。而等價波形模型（EWM）就是為了滿足這種需求；等價波形模型是基于邏輯單元輸入端的波形形狀來計算邏輯單元的信號延遲，并且調整互連線的信號延遲。這種信號延遲的調整彌補了因為下一級邏輯單元缺失信號波形形狀信息導致信號延遲計算的誤差。相對于電路模擬仿真模型（SPICE），等價波形模型提供了一種更加精確的技術手段。

波形形狀對信號延遲有著顯著的影響，在傳統(tǒng)的方案，使用一個單一的預驅動波形模擬邏輯單元輸入端的信號轉變時間來計算邏輯單元的輸出值，如果電路中實際驅動器件的驅動特性不同于用來描述庫邏輯單元的輸入波形時，這種方法容易出現(xiàn)錯誤；通過保存實際波形并且在邏輯單元輸入端使用就可以顯著提高信號延遲的精確度。目前上海楷登電子科技有限公司（Cadence）的工具（Tempus）使用復合電流源模型（CCS）和有效電流源模型（ECSM）來進行波形傳播和處理波形等價模型。

如圖1所示，在計算某一級邏輯單元信號延遲的時候，會根據單一輸入信號轉變時間的值在工藝庫中進行查表找值。對于輸入信號轉變時間，這個值來自前一級邏輯單元真實波形計算的輸出值，而這個輸出值和輸入值的波形特性很可能完全不一樣。其結果是，波形形狀的差異引起的信號延遲信息將會被丟失。

如圖2所示，當使用了等價波形模型后，就會計算因為波形形狀引起的信號延遲的影響，并且會把這種信號延遲的影響添加到互連線的信號延遲上，這樣提高了整體的信號延遲信息的準確性。當信號完整性分析中使用等價波形模型時，同樣能提供信號延遲調整信息。

2 信號完整性（SI）對信號延遲的影響

由于繞線線寬變小，繞線之間的間距變窄，加上信號之間耦合電容越來越大，同時還需要考慮到上下金屬層繞線之間的耦合電容，再加上每個信號之間相互的影響，信號完整性的問題越來越復雜，噪聲串擾導致的信號延遲問題成了芯片設計中必須要解決的問題。信號完整性的問題主要包含兩個方面，一是因為噪聲串擾引起的信號延遲問題（Noise-on-delay），在做芯片時序分析時，這些額外的信號延遲值必須要考慮在內。二是因為噪聲串擾問題導致的邏輯器件功能出故障(Noise-on-failure) ，導致芯片不能正常工作。

2.1 噪聲串擾模型(Noise model)

在進行噪聲串擾的分析時，為了能精確模擬噪聲的環(huán)境，我們需要為工具提供每個邏輯單元的噪聲分析模型。噪聲模型需要具備及一些基本的信息，如邏輯單元的電阻值，邏輯單元輸入端的電容值，邏輯器件的耐噪程度和抗干擾能力的閾值等信息。目前業(yè)界主要支持多種不同格式的噪聲模型，主要有CdB噪聲庫、基于復合電流源模型的噪聲庫（CCS-N）、基于有效電流源模型的噪聲庫（ECSM-SI）和用戶自定義噪聲庫（UDN）。

圖1 不帶等價波形模型的信號延遲的計算

圖2 帶等價波形模型的信號延遲的計算

2.2 噪聲串擾引起的延遲（Noise-on-Delay）

在芯片設計里面，芯片的正常工作與否是通過時序分析來保證的，通過時序的約束，保證了芯片信號能在規(guī)定的時間內提前準備好（Setup Time），同時也確保信號在被正確采樣之前能夠保持足夠時間長的穩(wěn)定時間（Hold Time）。因為噪聲串擾的存在，很可能會使原本能在規(guī)定時間到達的信號會被推遲，或者不能保持足夠長的穩(wěn)定時間供時序邏輯單元采樣，導致芯片時序分析不過，從而不能保證芯片流片后能正常工作。

在分析噪聲串擾對信號延遲的影響時，主要是通過在噪聲串擾的環(huán)境里，分析每一個活動信號的信號延遲和信號轉變時間的變化。然后根據信號的延遲和信號轉化時間來確定電路中最差狀況下的最短延遲路徑和最長的延遲路徑， 其中最短延遲路徑用來分析時序里面的保持時間，而最長的延遲路徑用來分析時序里面的建立時間。

2.3 噪聲串擾引起的器件功能障礙(Glitch)

在芯片設計中，引起器件功能障礙主要是因為毛刺的存在，在做噪音串擾分析的時候，一般會選取設計中每個信號最差情況的噪聲波形。當毛刺的寬度和強度達到一定的閾值，邏輯器件就有可能會發(fā)生功能障礙，比如說原本芯片正常工作時候邏輯功能的輸出值是0，但是在某個時刻因為毛刺的原因，邏輯功能輸出變成了1，并且這個值被時序邏輯單元采樣到并往后傳遞，這樣會導致芯片局部功能失?；蛐酒荒苷９ぷ鳌Ｒ话銇碚f時序邏輯抗噪聲能力相對比較強。

2.4 噪聲串擾的解決方案

噪聲的解決方案有很多種，主要原理是通過減小耦合電容和增強自身的抗干擾能力，這里主要列出了一些常用的方法：走線跳層法，通過減小相同金屬層的并行走線的長度，來減小相互的耦合電容；增大互連線的的驅動能力，減小負載邏輯的器件大小來增強抗干擾能力；減小繞線附近的耦合電容，加寬自身信號線的線寬，加大自身與其他信號線之間的距離，來達到減小耦合電容；在信號兩邊添加電源線或是地線，來屏蔽所保護的信號（Shielding），這種方法需要比較多的走線資源，所以主要應用與時鐘樹、模擬信號和其他重要的信號線。

3 結束語

本文淺析大規(guī)模集成電路中基本信號延遲的問題和信號完整性對信號延遲的影響以及相應的解決方案，芯片設計工程師應該根據實際的設計找到適合自己的解決方案，解決好噪聲帶來的延遲問題和器件功能障礙問題；同時需要保證芯片的時序正常工作。

2017-04-23）