楊光銳　劉溪

摘 要：該文首次提出了一種具有輔助柵的U溝道無結(jié)場效應(yīng)晶體管，通過研究各器件參數(shù)變化對所提出的新型器件性能造成的影響，來分析器件的電學(xué)特性。通過優(yōu)化器件參數(shù)，關(guān)斷狀態(tài)時的反向泄漏電流會被有效減小，將優(yōu)化后的器件與沒有加輔助柵的U溝道無結(jié)場效應(yīng)晶體管做對比仿真，得到它的I-V特性與亞閾值特性。該文中的所有仿真均使用Silvaco TCAD來完成。

關(guān)鍵詞：U溝道無結(jié) 輔助柵 低泄漏電流 仿真優(yōu)化

中圖分類號：TN38 文獻(xiàn)標(biāo)識碼：A 文章編號：1674-098X（2017）06（a）-0046-04

MOSFET按比例縮小到極端尺寸下會面臨PN結(jié)制造工藝上的困難，而且器件性能會因為嚴(yán)重的短溝道效應(yīng)惡化。無結(jié)場效應(yīng)管是一種體內(nèi)由同種物質(zhì)均勻摻雜的晶體管，體內(nèi)不存在任何金屬結(jié)，這就會克服小尺寸下MOSFET中PN結(jié)生成所面臨的由于自然分布與雜質(zhì)散射等現(xiàn)象所需要進(jìn)行復(fù)雜的熱預(yù)算與超高的退火技術(shù)等挑戰(zhàn)；而且無結(jié)場效應(yīng)晶體管的有效溝道長度更長，對短溝道效應(yīng)沒那么敏感。無結(jié)場效應(yīng)晶體管的一系列優(yōu)點使其成為最有研究前景的現(xiàn)代半導(dǎo)體器件之一。無結(jié)場效應(yīng)晶體管是通過柵極金屬與半導(dǎo)體之間的功函數(shù)差來使溝道中的載流子全部耗盡實現(xiàn)器件的關(guān)斷，所以，無結(jié)器件的厚度一般很薄，使器件關(guān)斷容易；當(dāng)器件的柵極加一定的偏壓，溝道中的耗盡會減弱，器件中有部分載流子可以通過從源區(qū)流向漏區(qū)；柵極電壓繼續(xù)增大，當(dāng)器件溝道中的耗盡完全消失時，此時器件處于平帶狀態(tài)，溝道完全開啟；當(dāng)柵極電壓繼續(xù)增加，溝道中就有了載流子的累積。以上所講的導(dǎo)通過程適用于我們所提出的具有輔助柵的U溝道無結(jié)場效應(yīng)晶體管，圖1為帶輔助柵的U溝道無結(jié)場效應(yīng)晶體管的橫截面示意圖。

U溝道無結(jié)場效應(yīng)晶體管與普通無結(jié)場效應(yīng)晶體管相比，有兩條額外的垂直溝道，此結(jié)構(gòu)的優(yōu)勢在于，在芯片面積不變的情況下，器件擁有更長的有效溝道長度，而且在不占用額外芯片面積的前提下，可以通過改變源漏延長區(qū)的高度來改善器件的電學(xué)性能，所以，U溝道無結(jié)器件便于集成，將來可以大量使用于集成電路中。如圖1中所示，在U溝道無結(jié)場效應(yīng)晶體管的基礎(chǔ)上增加了一條輔助柵，這條輔助柵會調(diào)節(jié)輔助柵兩側(cè)硅體中載流子的分布情況，一般采用高輔助柵電壓，對減小泄漏電流有一定的幫助作用。

為了進(jìn)一步了解U溝道無結(jié)場效應(yīng)晶體管的性能特征，論文中以摻雜濃度為1018 cm-3的N型U溝道無結(jié)場效應(yīng)晶體管為例，通過改變器件的相關(guān)參數(shù)對其進(jìn)行仿真分析。如圖1中所示的L為器件柵極的長度，設(shè)為6 nm；硅體的厚度tb設(shè)為6 nm；主柵厚度tmg設(shè)為6 nm；輔助柵厚度tag設(shè)為1 nm；柵介質(zhì)厚度設(shè)為0.5 nm；主控柵與輔助柵之間的氧化層厚度t，ox設(shè)為4 nm；將輔助柵電壓設(shè)為0.2 V，源漏電壓設(shè)為0.5 V。調(diào)節(jié)源漏延長區(qū)高度，如圖1中所示H，從2～20 nm，仿真結(jié)果如圖2示。

從圖2中可以觀察到，源漏電流大小反比于源漏延長區(qū)高度，這是由于增大的源漏延長區(qū)實際上是擴(kuò)展了源區(qū)經(jīng)溝道到漏區(qū)的距離，在摻雜濃度不變的前提下，增大了源漏電阻值，總電壓不變，電流自然會減小。隨著源漏延長區(qū)以1 nm步長從2nm增加到4nm，器件的泄漏電流在以H每增加1 nm反向泄漏電流減小1個數(shù)量級的趨勢變化，當(dāng)H的值大于5 nm以后，這種減小趨勢變得不再明顯，當(dāng)H大于10 nm以后，H的繼續(xù)變小對泄漏電流的影響幾乎可以忽略；正向?qū)娏鲗τ贖的變化并沒有像泄漏電流一樣敏感，為了確保器件擁有一個合理的導(dǎo)通電流，并結(jié)合從I-V曲線中提取出的亞閾值擺幅值，這里認(rèn)為H等于5 nm是器件可以選擇的最優(yōu)值。

在確定了源漏延長區(qū)高度變化對器件性能造成的影響之后，將H的值固定為5 nm，其他參數(shù)不變，調(diào)節(jié)輔助柵電壓從0.1～1.1 V，分析輔助柵電壓的變化對器件性能造成的影響。仿真所得到的I-V特性曲線如圖3所示。

從圖3中可以得出結(jié)論，當(dāng)其他參數(shù)固定只改變輔助柵電壓時，器件的電流正比于輔助柵電壓值。由于在常規(guī)U溝道無結(jié)場效應(yīng)晶體管上增加一條輔助柵后，較高的輔助柵電壓會對位于輔助柵周圍的載流子以及電場進(jìn)行一個再分布，器件中的各電極造成的電場相互交織影響，實際情況比較復(fù)雜。仿真過程中當(dāng)輔助柵電壓等于0.1 V或0.2 V時，由于輔助柵電壓太小，它對主柵造成的電場分布的影響不大，所以，與器件加高輔助柵電壓時電流的變化趨勢有所不同。由于輔助柵電壓對泄漏電流的影響較大，這里選擇性能較好的曲線就要求其具有較低泄漏電流和較高的導(dǎo)通電流，再與對應(yīng)的亞閾值擺幅相結(jié)合，輔助柵電壓不易太大或太小。這里選擇輔助柵電壓為0.7 V為此次設(shè)計輔助柵電壓的最優(yōu)值。

將上邊所得到的參數(shù)的最優(yōu)值應(yīng)用于具有輔助柵的U溝道無結(jié)晶體管上，將其與不帶輔助柵的U溝道無結(jié)場效應(yīng)晶體管作對比，所得的仿真結(jié)果如圖4示，圖4中（a）圖為I-V特性曲線，圖4中（b）圖為對應(yīng)關(guān)斷狀態(tài)時的電場強(qiáng)度分布曲線。

這里將不具有輔助柵的U溝道無結(jié)場效應(yīng)晶體管的柵極厚度設(shè)為與具有輔助柵晶體管的主柵，輔助柵以及兩柵之間的氧化層厚度的總和相等。仿真結(jié)果表明，具有輔助柵的U溝道無結(jié)場效應(yīng)晶體管與不具有輔助柵的U溝道無結(jié)場效應(yīng)晶體管相比，它的反向泄漏電流降低了將近一個數(shù)量級，而正向?qū)娏鞔嬖诤苄〉慕档?，這就使得器件的ION-IOFF比增加了將近10倍，也就是說該文所提出的的新型結(jié)構(gòu)不僅可以有效地減小器件的反向泄漏電流降低器件功耗，同時可以提升器件的開關(guān)特性。從圖4中可以看出，加輔助柵以后器件的亞閾值特性幾乎沒有大的改變，輔助柵的增加對器件亞閾值特性沒有起到有效的改善作用。圖4中（b）圖器件主柵加反向偏置時的沿著柵介質(zhì)與硅體交界處的硅中從源到漏所截的電場強(qiáng)度分布圖。從電場強(qiáng)度分布曲線中可以看出，具有輔助柵的U溝道無結(jié)場效應(yīng)晶體管在靠近源區(qū)位置處有兩個峰值電場，但是均小于不帶輔助柵時的電場強(qiáng)度峰值；在靠近漏端處，增加了的輔助柵將原來靠近漏電極的電場峰值拉離了漏端，這就使得多發(fā)于此處的帶帶隧穿效應(yīng)減小，從而得到更小的泄漏電流。

該文首次提出一種帶有輔助柵的U溝道無結(jié)場效應(yīng)晶體管。通過分析仿真結(jié)果可以得出改變器件的源漏延長區(qū)高度或調(diào)節(jié)器件輔助柵電壓可以顯著地減小器件的反向泄漏電流，同時會對亞閾值擺幅起到一定的改善作用。最后經(jīng)過對比仿真，6 nm水平柵長下具有輔助柵的U溝道無結(jié)場效應(yīng)晶體管與同等條件下的沒有輔助柵的U溝道無結(jié)場效應(yīng)晶體管相比，反向泄漏電流降低了一個數(shù)量級。

參考文獻(xiàn)

[1] 施敏.半導(dǎo)體器件物理[M].西安：西安交通大學(xué)出版社，2008.

[2] Wu M，Jin X，Chuai Rongyan，et al.Simulation study on short channel double-gate junctionless field-effect transistors[J].Journal of Semiconductors，2013（3）：35-42.

[3] Liu X，Wu M，Jin X，et al.Simulation study on deep nanoscale short channel junctionless SOI FinFETs with triple-gate or double-gate structures[J].Journal of Computational Electronics，2014，13（2）：509-514.

[4] Jin X，Wu M，Liu X，et al.A novel high performance junctionless FETs with saddle-gate[J].Journal of Computational Electronics，2015，14（3）：1-8.