謝長生，于宗光，蔣 琦，王德龍，胡 凱

（1．無錫中微億芯有限公司，無錫 214072；

2．中國電子科技集團公司第五十八研究所，無錫214035）

·大規(guī)模集成電路設(shè)計、制造與應(yīng)用·

一種快速鎖定雙環(huán)路CPPLL的設(shè)計*

謝長生1，于宗光2，蔣 琦1，王德龍1，胡 凱2

（1．無錫中微億芯有限公司，無錫 214072；

2．中國電子科技集團公司第五十八研究所，無錫214035）

在FPGA芯片的發(fā)展中，為實現(xiàn)FPGA強大的功能和性能，在FPGA芯片上內(nèi)置靈活、性能良好的鎖相環(huán)來進行時鐘管理?；谏鲜鲂枨笤O(shè)計了一款應(yīng)用于FPGA中的鎖相環(huán)電路，該電路主體結(jié)構(gòu)采用的是數(shù)?；旌系娜A電荷泵鎖相環(huán)電路，通過采用雙環(huán)路和動態(tài)調(diào)節(jié)CP輸出電流的電路結(jié)構(gòu)擴大了輸出時鐘的頻率輸出范圍、降低相位噪聲、縮短PLL鎖定時間，設(shè)計出的芯片功能和性能有了明顯提高。

FPGA器件；鎖相環(huán)；電荷泵鎖相環(huán)；雙環(huán)路；快速鎖定；相位噪聲

1 引言

鎖相環(huán)作為時鐘管理模塊的核心，能夠通過頻率合成產(chǎn)生滿足各種需要的時鐘頻率，并且它還具有輸入抖動濾波、零延遲緩沖以及相位匹配等功能，對多相時鐘域系統(tǒng)的設(shè)計提供了很大的幫助。隨著FPGA芯片的功能越來越強大，為了使設(shè)計人員在基于FPGA的系統(tǒng)中構(gòu)建功能強大、性能高的設(shè)計，需在FPGA芯片上內(nèi)置靈活、性能良好的鎖相環(huán)來進行時鐘管理。電荷泵鎖相環(huán)CPPLL（Charge Pump Phase Locked Loop）是一種常見的鎖相環(huán)電路，不僅在理論上可實現(xiàn)靜態(tài)相位誤差為零，并且它引入了鑒頻鑒相器，增加了PLL鎖定捕獲范圍，并且擁有高速、低抖動、低功耗的特性[1]。

為了實現(xiàn)輸出時鐘頻率范圍大、相位噪聲低，加快PLL的鎖定時間，CPPLL常采用雙環(huán)結(jié)構(gòu)。雙環(huán)路CPPLL分別由Fine Loop和Coarse Loop兩個環(huán)路構(gòu)成，其中Coarse Loop的VCO增益高，F(xiàn)ine Loop的VCO增益低，這樣在相同控制電壓范圍內(nèi)比單環(huán)鎖相環(huán)獲得更寬的頻率輸出范圍；同時與整數(shù)型單環(huán)鎖相比實現(xiàn)更低的相位噪聲，相比分數(shù)型單環(huán)鎖相具有更好的雜散抑制。所以，雙環(huán)CPPLL具有快速鎖定、低成本、高可靠性和良好的環(huán)境適應(yīng)性等優(yōu)點[2]。

為了進一步加快在低帶寬模式下的CPPLL的鎖定，提出了一種可動態(tài)調(diào)節(jié)的雙環(huán)CPPLL電路，在PLL電路建立過程中，動態(tài)調(diào)節(jié)CPPLL電路的帶寬，通過增加CP的輸出電流Icp來加快CPPLL的鎖定速度，當(dāng)CPPLL進入鎖定狀態(tài)后，恢到原來設(shè)計的Icp值。這樣，鎖定狀態(tài)下CPPLL的環(huán)路參數(shù)和性能指標(biāo)為原設(shè)計值，滿足預(yù)期的設(shè)計要求。

圖1 快速鎖定雙環(huán)路CPPLL鎖相環(huán)原理框圖

2 CPPLL系統(tǒng)建模

2.1 Dual Loop PLL系統(tǒng)介紹

鎖相環(huán)中VCO的增益Kvco決定了PLL的輸出頻率范圍，越大的Kvco可以得到越大的頻率輸出范圍，但同時較大的Kvco會將Charge Pump等前級電路產(chǎn)生的noise以增益Kvco進行同比例放大，影響PLL輸出時鐘的質(zhì)量。為了獲得比較大的輸出頻率范圍，同時獲得好的時鐘輸出質(zhì)量和鎖定速度，PLL采了Dual Loop結(jié)構(gòu)來解決上述問題。Dual Loop PLL示意圖如圖2所示。

圖2 Dual Loop PLL示意圖

增益較小的VCO同一個二階濾波器及Charge Pump，PFD等電路組成Fine Loop，VCO增益用Kof表示。增益較大的VCO在Fine Loop的基礎(chǔ)上增加了一個一階RC濾波器組成Coarse Loop，VCO增益用Koc表示，用來獲取較大的輸出頻率范圍。

相比傳統(tǒng)的CPPLL系統(tǒng)，Dual Loop PLL的系統(tǒng)分析要復(fù)雜些，要先分別分析Fine Loop與Coarse Loop，然后將結(jié)果合成起來。一般情況下，電荷泵鎖相環(huán)是用離散的系統(tǒng)來進行精確地描述，但離散系統(tǒng)比較復(fù)雜不易進行計算，當(dāng)環(huán)路帶寬不大于輸入?yún)⒖紩r鐘頻率的1/10時，離散系統(tǒng)可以用線性時不變系統(tǒng)進行近似，以便進行模型參數(shù)的計算。

Icp代表Charge Pump的電流，圖2中PFD+CP的傳輸函數(shù)Hpd(s)為Fine Loop VCO的傳輸函數(shù)Hvco_f(s)為，Coarse Loop VCO的傳輸函數(shù)Hvco_c(s)為,粗調(diào)環(huán)路濾波器和細調(diào)環(huán)路濾波器傳輸函數(shù)分別為 Hlf_c和 Hlf_f，如式（1）和（2）所示。

Hf是Fine Loop從PFD到VCO輸出端的傳輸函數(shù)，Hc是Coarse Loop從PFD到VCO輸出端的傳輸函數(shù)，分別如式（3）和（4）所示。

Hf與Hc相加則得到了整個PLL環(huán)路的前饋傳輸函數(shù)傳輸函數(shù)Ht，如式（5）所示。

則該雙環(huán)路PLLFine Loop開環(huán)傳輸函數(shù)Gf、Coarse Loop開環(huán)傳輸函數(shù)Gc以及整個PLL的開環(huán)傳輸函數(shù)Gt分別為：

Fine Loop 有一個極點ωr和一個零點ωz,ωz<<ωr，并且在原點處有兩個極點。Coarse Loop在原點處有兩個極點，并在ω3和ωr處各有一個極點。Fine Loop與Coarse Loop的交點處的頻率為了PLL的環(huán)路帶寬表現(xiàn)Fine Loop的特性，ωe應(yīng)該小于ωz。圖3所示為Gf、Gc以及Gt的幅頻曲線。

圖3 雙環(huán)路PLL開環(huán)增益幅頻曲線

2.2 環(huán)路參數(shù)確定

PLL的環(huán)路帶寬選擇取決于PLL的用途，當(dāng)PLL用作頻率合成器時，要考慮PLL的高通特性，選取一個較大的帶寬濾掉VCO產(chǎn)生的低頻噪聲，而當(dāng)PLL用作濾波功能時，考慮PLL的低通特性，要選取一個較小的帶寬濾掉輸入時鐘的噪聲。PLL有高帶寬與低帶寬兩種模式，分別對應(yīng)上述兩種功能。需要注意的是為了確保環(huán)路穩(wěn)定性，環(huán)路帶寬需小于等于輸入頻率的1/10[3]。

根據(jù)設(shè)計要求，VCO的輸出頻率范圍為400M到1G，而SMIC40nm工藝，核心電源電壓為1.1V，采用的Charge Pump仿真可得到控制電壓輸出范圍為0.49 V-0.85V，考慮一定的裕度，將Koc的典型值取為2G/V，Kof的典型值取為0.5G/V，其中Kof決定Dual Loop PLL的環(huán)路帶寬。確定了Kof后，綜合考慮版圖面積及系統(tǒng)需求確定C2的大小。設(shè)計者利用matlab對環(huán)路系統(tǒng)進行了建模和分析，目標(biāo)為環(huán)路帶寬為0.5M-6M，相位裕度為60度以上，阻尼系數(shù)為0.707-1左右，最后確定參數(shù)Icp=12uA，R2=2.45K（電阻網(wǎng)絡(luò)的根值），此時系統(tǒng)相位裕度均可達到60度以上，從而保證了系統(tǒng)的穩(wěn)定性，最后系統(tǒng)波特圖為圖4。為了緩解電荷泵造成的電壓跳動，設(shè)計者引入電容Cr，另為保證系統(tǒng)環(huán)路性能，設(shè)計者需滿足ωe<ωz<ωc<ωr、1.5ωn<ωc<2.5ωn，且環(huán)路帶寬要小于等于輸入頻率的1/10。

圖4 M=64時的波特圖分析

3 電路設(shè)計

3.1 CPPLL基本電路設(shè)計

（1）PFD 設(shè)計

鑒頻檢相器采用三態(tài)鑒相器的結(jié)構(gòu)[4]，由帶復(fù)位信號的兩個D觸發(fā)器實現(xiàn)，具體結(jié)構(gòu)如圖5所示，圖中的delay buffer是用來增加輸出脈沖的寬度，以消除電荷泵因up、dn脈沖寬度不夠而無法打開所形成的死區(qū)。

圖5 PFD電路結(jié)構(gòu)圖

（2）可編程環(huán)路設(shè)計

PLL的可編程環(huán)路設(shè)計是通過環(huán)路濾波器電阻R2與Charge Pump電流Icp電路參數(shù)的變化實現(xiàn)的，R2與Icp可隨著M值的不同而進行改變。這樣環(huán)路帶寬變化從而實現(xiàn)環(huán)路的高/低帶寬設(shè)計，同時保證阻尼系數(shù)、相位裕度跟著調(diào)整，確保了PLL環(huán)路穩(wěn)定性。環(huán)路可編程結(jié)構(gòu)如圖6所示。

圖6 可編程環(huán)路示意框圖

（3）電荷泵（Charge Pump）

PLL電路中，電荷泵的性能常受到一些非理想特性（如非理想電流源帶來的電流失配、寄生電容引入的電荷注入和電荷分享誤差以及MOS開關(guān)有限的開啟速度）的影響而導(dǎo)致PLL環(huán)路產(chǎn)生靜態(tài)相位誤差以及輸出時鐘抖動。電荷泵電路采用電流轉(zhuǎn)向結(jié)構(gòu)（如圖7所示），以解決電荷泵電荷分享與注入、電流匹配的問題和提高開關(guān)開啟速度[5]。

圖7 電荷泵單元核心CP_cell的結(jié)構(gòu)圖

該設(shè)計的電荷泵采用可編程結(jié)構(gòu)，電荷泵由四個基本的CP_cell單元組成，CP_cell單元的充放電由 up1-4、down1-4 信號控制，up1-4、down1-4 信號是鑒相器中寄存器四組控制位的輸出(Program Icp)，一共有15種不同的配置，輸出電流為四個單元輸出的總和。

（4）壓控振蕩器電路

該設(shè)計中的壓控振蕩器采用Dual Loop環(huán)形振蕩器結(jié)構(gòu)，其延遲單元結(jié)構(gòu)如圖8所示，電路本質(zhì)上是兩個Delay Cell的并聯(lián)，PM0與PM1分別是兩個Delay Cell的偏置電流源，電流比例1:4，分別對應(yīng)Fine Loop與Coarse Loop。這樣它們的增益Kvoc_f與Kvoc_c比就是1:4，Kvoc_c大，可加快鎖定速度和增大頻率輸出范圍，Kvoc_f小，這樣保證了環(huán)路帶寬，且降低了PLL輸出時鐘的相位噪聲。

圖8 延遲單元結(jié)構(gòu)電路圖

3.2 快速鎖定電路設(shè)計

通過前文的系統(tǒng)建?？芍狿LL環(huán)路的帶寬參數(shù)主要由Fine Loop決定，而Fine Loop是一個三階環(huán)路，但由于Cr遠遠小于C2，所以可以用二階模型來對環(huán)路的固有頻率和阻尼系數(shù)進行估值[6]：

此外，可以用阻尼系數(shù)與固有頻率的乘積近似環(huán)路單位增益帶寬：

閉環(huán)傳遞函數(shù)經(jīng)過拉氏變換，可以得到頻率階躍響應(yīng)時域公式[7]：

其中，△f為起始頻差，△為實際輸出頻率偏離標(biāo)稱工作頻率的誤差容忍值。從式（11）可看出PLL環(huán)路鎖定時間與環(huán)路單位增益帶寬成反比，環(huán)路帶寬越大環(huán)路鎖定時間越短；而環(huán)路帶寬又與電荷泵電流Icp、電阻R2成正比，與反饋分頻系數(shù)M成反比。

由于FPGA中的PLL已有鎖定檢測電路，設(shè)計者可直接用這個模塊來作為環(huán)路加速鎖定的控制電路，通過控制電荷泵電路開啟的數(shù)目來增大PLL鎖定過程中電荷泵輸出電流來加快環(huán)路鎖定速度。Param_Icp為可編程電荷泵電流值Icp的設(shè)置參數(shù)，Param_R2可編程電阻值R2的設(shè)置參數(shù)，Param_Icp、Param_R2隨M值變化而變化；CP_UP_DN（即up1-4、down1-4） 為實際送到 CP的控制輸入，CP_CTRL模塊根據(jù)Arb_Icp模塊輸出信號Arb_out的高、低以及Param_Icp來確定CP實際所輸入的控制信號。當(dāng)LOCKED信號有效時（即LOCKED=1），Arb_Icp輸出高電平，CP_UP_DN為Param_Icp設(shè)定的輸出，這樣PLL的性能指標(biāo)就為所設(shè)計的值；當(dāng)LOCKED信號無效（即LOCKED=0）且PLL為低帶寬模式（BW_LH=0）時，Arb_Icp輸出低電平，控制CP_UP_DN輸出信號，增大CP電路的輸出電流Icp，使參數(shù)與同等高帶寬條件下的值近似相等，使電路在既獲得較大的環(huán)路帶寬的情況下又不至于因輸出電流過大導(dǎo)致環(huán)路的不穩(wěn)定，從而降低環(huán)路鎖定所需的時間。具體的加速電路結(jié)構(gòu)如圖9所示。

圖9 PLL加速鎖定電路結(jié)構(gòu)框圖

這樣，PLL在低帶寬模式下未鎖定時電荷泵輸出電流增加，鎖定后輸出電流減小并恢復(fù)到環(huán)路的原設(shè)計值，即不影響PLL電路鎖定狀態(tài)下電路的帶寬、穩(wěn)定性等性能，又實現(xiàn)了PLL的快速鎖定。

3.3 仿真驗證結(jié)果

PLL快速鎖定電路采用SMIC40nm CMOS工藝搭建，并使用spectre進行仿真驗證。M=32，低帶寬模式下仿真得到環(huán)路鎖定階段電荷泵輸出電流為48.3μA，鎖定后電荷泵輸出電流為12.3μA。圖10為快速鎖定PLL電路與普通PLL鎖定時間的仿真結(jié)果對比結(jié)果圖，增加了快速鎖定補償電路的鎖相環(huán)與傳統(tǒng)電荷泵鎖相環(huán)相比，其建立時間和鎖定時間減少了近一半。

4 相位噪聲分析

圖11所示為設(shè)計所述雙環(huán)路PLL的相位噪聲模型[8-9]。在環(huán)路中相應(yīng)節(jié)點添加了相關(guān)的噪聲源PN_ref、PN_pcl_f、PN_pcl_c、PN_vco 和 PN_div；其中PN_ref表示輸入?yún)⒖紩r鐘的等效噪聲源，PN_pcl_f和PN_pcl_c分別表示為從PFD到A點和B點的等效噪聲源，PN_vco表示VCO的等效噪聲源，PN_div表示分頻模塊的等效噪聲源。每個等效噪聲源的傳輸?shù)皆撾p環(huán)路PLL輸出端的噪聲傳遞函數(shù)如下：

圖10 PLL鎖定時間的仿真結(jié)果

圖11 相位噪聲建模圖

若計 Sref(s)、Spcl_f(s)、Spcl_c(s)、Svco(s)、Sdiv(s)分別表示 PN_ref、PN_pcl_f、PN_pcl_c、PN_vco 以及PN_div的等效噪聲功率譜密度，則各噪聲源等效到輸出端的噪聲 Sref_out(s)、Spcl_f_out(s)、Spcl_c_out(s)、Svco_out(s)、Sdiv_out(s)分別為：

圖12為M=1環(huán)路帶寬雙環(huán)路PLL的輸出相噪曲線。

圖12 雙環(huán)路PLL輸出相噪曲線

5 測試結(jié)果

5.1 PLL jitter測試

由于該CPPLL電路包含于JYX3-FPGA芯片，所以測試是基于JYX3-FPGA而進行的，jitter的測試結(jié)果是PLL、輸出通路以及IO端口電路jitter值的總和。測試時PLL的輸入頻率為450MHz，反饋分頻器的分頻比等于1，低帶寬模式。

測試結(jié)果如表1所示，得到PLL的隨機抖動（random jitter）在13ps左右，jitter值的高斯分布圖如如13所示。

表1 PLL jitter測試結(jié)果

5.2 鎖定時間的測試

PLL鎖定時間是指PLL復(fù)位信號開始至PLL鎖定之間的時間間隔，通過輸入以一周期較大的時鐘作為復(fù)位信號（RST），RST信號與鎖定輸出信號LOCKED上升沿之間的延時就為鎖定時間。測試結(jié)果如表2所示，從測試結(jié)果可看出，相同測試條件下快速鎖定CPPLL的鎖定時間比初始的PLL鎖定時間要短很多。

圖13 PLL jitter測試結(jié)果

表2 CPPLL鎖定時間的測試結(jié)果

6 結(jié)束語

介紹了一種快速鎖定雙環(huán)路CPPLL的設(shè)計，并用到了JYX3-FPGA中，實現(xiàn)了FPGA芯片關(guān)于時鐘管理的需要，并滿足了設(shè)計要求，包括頻率輸出范圍、相位噪聲、鎖定時間等。

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特約聲明

本刊已入編《中國學(xué)術(shù)期刊網(wǎng)》（光盤版）、中國科學(xué)技術(shù)信息研究所《萬方數(shù)據(jù)網(wǎng)》、科學(xué)技術(shù)部西南信息中心《中文科技期刊數(shù)據(jù)庫》和（臺灣）華藝數(shù)位藝術(shù)股份有限公司《中文電子期刊服務(wù)》。其作者文章著作權(quán)使用費與本刊稿費一次性付清。凡不同意入編的稿件，請作者在投稿時聲明。

Design of Fast-lock Dual-loop CPPLL

Xie Changsheng1,Yu Zongguang2,Jiang Qi1,Wang Delong1,Hu Kai2
（1．Wuxi Zhongweiyixin Co.,Ltd.， Wuxi 214072,China;2．China Electronics Technology Group Corporation NO.58 Research Institute,Wuxi 214035,China）

In the development of FPGA，the strong function and the high performance are needed in FPGA design and a high performance PLL is embedded for the clock management．In the paper,according to the specification，we design a PLL used in FPGA， in which the PLL main structure is digital/analog mixed three-order CPPLL，then the circuit of dual-loop and fast-lock is used to enlarge output clock frequency and reduce phase-noise and lock time,so the PLL gets good application in the production.

FPGA device；PLL；CPPLL；Dual-loop；Fast-lock；Phase noise

10.3969/j.issn.1002-2279.2017.03.001

TN47

A

1002-2279-（2017）03-0001-07

國家科技重大專項資助項目（2015ZX01018101-005）

謝長生（1968-），男，江蘇省鎮(zhèn)江市人，高級工程師，主研方向：FPGA芯片設(shè)計。

于宗光（1964-），男，山東省濰坊市人，研究員，博士生導(dǎo)師，主研方向：集成電路設(shè)計與可靠性。

2017-03-13