荊州南湖機械股份有限公司 張 弛

一種數(shù)字T/R組件同步設(shè)計

荊州南湖機械股份有限公司 張 弛

數(shù)字T/R組件是數(shù)字化雷達的重要組成部分，其性能直接影響到整個雷達系統(tǒng)的探測精度。如果陣列數(shù)字T/R組件之間不能夠穩(wěn)定同步，將直接導(dǎo)致數(shù)字波束合成的無效，因此，數(shù)字T/R組件的同步，是數(shù)字化T/R組件首先要解決的問題。本文結(jié)合一種數(shù)字T/R組件的具體設(shè)計，介紹了其同步設(shè)計技術(shù)。

數(shù)字T/R組件；數(shù)字波束合成；同步技術(shù)

引言

數(shù)字T/R組件主要運用在有源相控陣雷達中，每個天線輻射單元都裝配有一個收發(fā)組件, 每一個組件都能自己產(chǎn)生、接收信號。因此在頻帶寬度、信號處理和冗余度設(shè)計上都比無源相控陣雷達具有更大的優(yōu)勢,且幅度、相位都由數(shù)字電路控制。而數(shù)字電路的同步并不像模擬電路那樣固定和線性，多級數(shù)字電路的組合更加增加了信號相位翻轉(zhuǎn)的不確定性。一般的有源相控陣雷達為發(fā)揮更大的探測威力，往往采用數(shù)字相控陣，雖然數(shù)字相控陣可設(shè)計在線的幅相校正通道，但如果數(shù)字陣上數(shù)量龐大的發(fā)射源信號的產(chǎn)生不能達到同步，接收信號的幅相校正結(jié)果也失去了意義。因此，數(shù)字T/R組件的同步，是相控陣雷達系統(tǒng)首先需要解決的問題。

1.同步系統(tǒng)組成

同步系統(tǒng)需要數(shù)字T/R組件與頻綜設(shè)備聯(lián)合工作完成，頻綜設(shè)備接收雷達主控控制指令，產(chǎn)生全機同步信號、同步時鐘，經(jīng)過時鐘與同步分配網(wǎng)絡(luò)輸出到每個數(shù)字T/R組件。數(shù)字T/R組件接收同步信號、同步時鐘和雷達主控發(fā)送的控制指令，完成同步信號和時鐘的調(diào)整，根據(jù)控制指令生成中頻數(shù)字信號。

2.同步系統(tǒng)設(shè)計思想

通過調(diào)整同步時鐘與同步信號之間的相對相位關(guān)系，將同步信號前沿控制在同步時鐘的單個周期內(nèi)，從而保證數(shù)字陣接收的同步信號的一致性。

通過同步時鐘生成數(shù)字T/R組件內(nèi)部工作時鐘，并產(chǎn)生控制DDS的控制信號，將DDS設(shè)置為從芯片，通過控制信號的時序控制保證多個分布式DDS的同步。

達到上述兩個條件后，分布式數(shù)字T/R組件之間的各個發(fā)射、接收通道相對相位關(guān)系將保持固定，選取基準通道/信號，使用幅相技術(shù)校正，即可得到相位關(guān)系相對一致的數(shù)字收發(fā)信號。

3.同步信號與同步時鐘處理

3.1 同步時鐘與同步信號的監(jiān)測

在數(shù)字T/R組件內(nèi)部實時對同步時鐘與載頻同步信號的相位關(guān)系進行監(jiān)測，在FPGA內(nèi)部產(chǎn)生800M時鐘，分別對當(dāng)前使用的同步時鐘與載頻同步信號進行計數(shù)采樣，通過計數(shù)的采樣結(jié)果，得到同步時鐘上沿與載頻同步信號上沿的相對位置關(guān)系，如果大于同步時鐘的1/4周期時間，則為安全穩(wěn)定區(qū)域，不需要做出調(diào)整；否則為臨界區(qū)域，容易產(chǎn)生撞沿，導(dǎo)致解碼后同步信號有一個周期的抖動，需要調(diào)整載頻同步信號的上沿位置，直到滿足要求。

3.2 同步信號的調(diào)整

載頻同步信號的相位關(guān)系調(diào)整只能滯后不能提前，考慮到數(shù)字器件的特性，采用D觸發(fā)器延時的方式，改變載頻同步信號的相對相位關(guān)系。由于同步時鐘與載頻同步信號的載頻部分信號約為十倍頻率關(guān)系，因此使用與載頻部分相當(dāng)?shù)念l率來完成觸發(fā)操作，分為四個調(diào)整區(qū)間，每個區(qū)間約90°，每次觸發(fā)次數(shù)為兩次。完成單個區(qū)間的相位調(diào)整后，判斷一次相對相位關(guān)系，直到滿足要求。

4.DDS控制時序處理

本文所介紹的同步設(shè)計方案基于ADI公司的AD9959芯片設(shè)計。

在時鐘狀態(tài)匹配且狀態(tài)轉(zhuǎn)換同步的條件下，DDS可實現(xiàn)同步。同步原理是在系統(tǒng)時鐘相參的情況下，對多個DDS器件進行異步編程，通過對所有器件同時進行I/O更新來激活編程內(nèi)容，達到同步效果。因此，AD9959的同步分為兩個部分：

（1）系統(tǒng)時鐘同步

AD9959的同步邏輯包括同步發(fā)生器和同步接收器，兩部分均使用本地SYSCLK信號作為內(nèi)部定時。REFCLK為外部參考時鐘，決定SYSCLK信號源，SYNC_CLK_IN為外部同步時鐘，決定SYSCLK時鐘沿。當(dāng)SYNC_CLK時鐘與SYNC_CLK_IN時鐘相位同步時，該片AD9959與外部同步時鐘SYNC_CLK_IN達到同步狀態(tài)，所有AD9959 SYNC_CLK時鐘均與SYNC_CLK_IN同步時，各AD9959之間也達到同步，即達到分布式AD9959同步。然而多個AD9959各自所寄生的數(shù)字T/R組件安裝位置不同，功分網(wǎng)絡(luò)也有差異，上電時間也并不一致，因此僅依靠硬件的輸入只能保證系統(tǒng)時鐘的相參，相位的相對固定，并不能保證通道間相位差值，因此，還需要軟件刷新寄存器，通過調(diào)整系統(tǒng)時鐘相位，達到同步的目的。

（2）指令控制同步

AD9959上電后，可通過指令調(diào)整初始相位，達到各通道的相位同步，要保證信號捷變的同步，就必須保證所有AD9959對同一個寄存器參數(shù)同時生效。

I/O_UPDATE引腳用于將串行I/O緩沖器中的數(shù)據(jù)傳輸?shù)狡骷行Ъ拇嫫髦?，SYNC_CLK屬于上升沿有效信號，由四分頻電路對系統(tǒng)時鐘分頻后獲得。I/O_UPDATE用于啟動緩沖器數(shù)據(jù)轉(zhuǎn)移，可以與SYNC_ CLK同步或異步。如果滿足信號建的建立時間要求，則DAC輸出可以獲得恒定的延遲，緩沖器數(shù)據(jù)向有效寄存器傳輸?shù)那闆r如圖1所示。

圖1 I/O_U P D A T E與時鐘相對關(guān)系

5.結(jié)束語

數(shù)字信號的使用使數(shù)字T/R組件具備高頻率分辨率、高頻率切換速度、超寬的頻率范圍，并能實現(xiàn)各種調(diào)制波和任意波形。而同步技術(shù)的支持能保證頻率切換時相位保持連續(xù)，單通道周期間初始相位一致，通道間初始相位一致，結(jié)合幅相校正技術(shù)，能夠精準保證到每個通道每個周期的相位的穩(wěn)定與連續(xù)。

[1]吳曼青．基于DDS的收發(fā)全DBF相控陣技術(shù)[J]．高技術(shù)通信,2000, 10(8)：42-44．

[2]吳曼青,靳學(xué)明,譚劍美．相控陣雷達數(shù)字T/R組件研究[J]．現(xiàn)代雷達,2001,23(2)：57-60．

[3]吳曼青,王炎,靳學(xué)明．收發(fā)全數(shù)字波束形成相控陣雷達關(guān)鍵技術(shù)研究[J]．系統(tǒng)工程與電子技術(shù),2001,23(4)：45-47．