伍 偉，劉亞斌，張秀磊

（北京航空航天大學(xué) 北京 100191）

基于PXI高速多通道AD采集卡的設(shè)計(jì)

伍 偉，劉亞斌，張秀磊

（北京航空航天大學(xué) 北京 100191）

為了實(shí)現(xiàn)高采樣率、高精度的數(shù)據(jù)采集系統(tǒng)，介紹了一種基于FPGA和PXI總線的高速、4通道的并行數(shù)據(jù)采集系統(tǒng)的結(jié)構(gòu)及實(shí)現(xiàn)。采用CycloneⅢ系列的EP3C40F484C8N作為控制器，ADI公司的AD9248作為模數(shù)轉(zhuǎn)換器（ADC），PXI總線傳輸數(shù)據(jù)。設(shè)計(jì)了數(shù)據(jù)采集系統(tǒng)的硬件電路，包括4路AD采集電路，F(xiàn)PGA控制電路，PXI接口電路等，實(shí)現(xiàn)了對(duì)4路AD信號(hào)的并行采集。實(shí)際應(yīng)用表明，該系統(tǒng)集成度高，抗干擾能力強(qiáng)，采集精確，性價(jià)比良好，達(dá)到了設(shè)計(jì)要求。

高速并行數(shù)據(jù)采集；FPGA；PXI；ADC

隨著微電子技術(shù)的不斷發(fā)展，數(shù)據(jù)采集系統(tǒng)在通信、網(wǎng)絡(luò)、雷達(dá)系統(tǒng)等領(lǐng)域得到了廣泛應(yīng)用，由模擬系統(tǒng)向數(shù)字系統(tǒng)轉(zhuǎn)變，A/D轉(zhuǎn)換的多路擴(kuò)展、高精度、低成本實(shí)時(shí)性顯著等特點(diǎn)在ADC系統(tǒng)中越來(lái)越重要[1]。對(duì)于高速（采樣速率≥1 MSPS）、高精度、多通道的數(shù)據(jù)采集問(wèn)題要么難以實(shí)現(xiàn)，要么成本高，從而得到普遍應(yīng)用比較困難。一般的信號(hào)采集系統(tǒng)，通常由單片機(jī)和DSP對(duì)A/D轉(zhuǎn)換進(jìn)行控制，單片機(jī)一般適用于低速數(shù)據(jù)中。DSP有高速的數(shù)據(jù)處理能力，而且接口靈活，通信能力強(qiáng)，在許多實(shí)際系統(tǒng)中得到應(yīng)用，但是DSP存在易受干擾的弱點(diǎn)，而FPGA可以克服上述單片機(jī)跟DSP的缺點(diǎn)[2]，F(xiàn)PGA內(nèi)部可嵌軟核，增強(qiáng)系統(tǒng)的數(shù)據(jù)處理能力；FPGA還具有時(shí)鐘頻率高、運(yùn)行速度快、編程配置靈活、功耗低、設(shè)計(jì)費(fèi)用低等諸多優(yōu)勢(shì)。FPGA集采樣控制、數(shù)據(jù)處理、緩存、傳輸于一身，大大提高了系統(tǒng)的可靠性，降低了成本。

文中設(shè)計(jì)了一種基于FPGA和PXI總線的高速采集系統(tǒng)[3-6]。采用FPGA作為主控制器來(lái)實(shí)現(xiàn)對(duì)AD的控制，將ADC轉(zhuǎn)換的數(shù)字信號(hào)存儲(chǔ)到SRAM中，以實(shí)現(xiàn)對(duì)數(shù)據(jù)的方便讀取和進(jìn)一步的操作。處理后的數(shù)據(jù)送入PXI總線芯片中，最后經(jīng)由PXI總線傳輸給上位機(jī)。

1 板卡總體設(shè)計(jì)

數(shù)據(jù)采集板卡的功能實(shí)現(xiàn)主要由前端信號(hào)調(diào)理模塊[6-7]、14位的AD9248轉(zhuǎn)換模塊、FPGA控制模塊及SDRM存儲(chǔ)模塊（如圖1所示），其中心控制單元是ALTERA的CycloneⅢEP3C40F484C8N，它控制著數(shù)據(jù)的轉(zhuǎn)換、存儲(chǔ)、讀取等過(guò)程。PLX公司的PCI9054是總線接口芯片，可以實(shí)現(xiàn)總線接口的控制，完成與上位機(jī)的數(shù)據(jù)傳輸。

圖1 板卡總體結(jié)構(gòu)圖

2 高速AD采集電路設(shè)計(jì)

AD采集電路由前端信號(hào)調(diào)理部分和AD轉(zhuǎn)換[7-9]部分組成。前端調(diào)理電路由高速運(yùn)放器和模擬量驅(qū)動(dòng)電路組成，模擬量輸入經(jīng)由大輸入阻抗的高速運(yùn)放器AD825放大送入高速差分運(yùn)放器AD8132，為AD9248提供差分輸入 （如圖2所示）。選用AD825作為最前端模擬量輸入的運(yùn)放器是因?yàn)锳D825的輸入阻抗很大，相當(dāng)于開(kāi)路，與分壓電阻并聯(lián)之后等效電阻基本跟分壓電阻阻值一樣，這樣可以保證精確的模擬量輸入。再通過(guò)高速差分運(yùn)放器AD8132放大驅(qū)動(dòng)由單端變差分送入A/D轉(zhuǎn)換器AD9248。

圖2 前端信號(hào)調(diào)理電路

FPGA本身不具有AD采集功能，因此在FPGA控制電路之前必須有A/D轉(zhuǎn)換電路把模擬量轉(zhuǎn)化成可處理的數(shù)字量[10-12]。本文根據(jù)系統(tǒng)性能要求選用AD9248作為AD轉(zhuǎn)換芯片。AD9248是一款雙通道、14位、低功耗的逐次逼近型ADC，采用3 V單電源供電，具有20/40/65MSPS可選吞吐速率。AD9248采用先進(jìn)技術(shù)，在高吞吐速率的情況下實(shí)現(xiàn)極低的功耗。在3 V電源供電下，吞吐量20MSPS時(shí)，典型功耗180 mW；吞吐量40 MSPS時(shí)，典型功耗330 mW；吞吐量60 MSPS時(shí)，典型功耗600 mW。

AD9248組成如圖3所示，AD9248是一種基于流水線型的ADC，這種流水線型結(jié)構(gòu)的特點(diǎn)是由一系列標(biāo)志1級(jí)、2級(jí)等各級(jí)構(gòu)成。每級(jí)的結(jié)構(gòu)是相同的，包含一個(gè)采樣保持電路（S/H）、一個(gè)子模數(shù)轉(zhuǎn)換電路（ADC）和一個(gè)乘積數(shù)模轉(zhuǎn)換器（MDAC）電路。AD9248的主要引腳的功能包括:VIN+、VIN-是模擬差分信號(hào)輸入端；D0～D13是數(shù)據(jù)輸出端；OEA、OEB分別是 A、B兩通道數(shù)據(jù)輸出使能位；PDWN_A、PDWN_B分別是兩通道的Power-Down功能選擇位，為0時(shí)，使能通道，為1時(shí)，關(guān)閉通道；DFS是輸出數(shù)據(jù)格式選擇位，為0時(shí)，數(shù)據(jù)輸出格式為偏移的二進(jìn)制，為1時(shí)，數(shù)據(jù)輸出格式為二進(jìn)制補(bǔ)碼格式；OTR_A、OTR_B是兩通道的溢出標(biāo)志位；MUX_SELECT是數(shù)據(jù)復(fù)用模式選擇位，該管腳接高電平時(shí)，則可保證兩通道數(shù)據(jù)分別從各自通道輸出，該管腳接時(shí)鐘時(shí)，兩通道數(shù)據(jù)將復(fù)用輸出數(shù)據(jù)端口，此時(shí)數(shù)據(jù)輸出速率是采樣速率的兩倍。

3 FPGA控制模塊

FPGA采用自頂向下的方法，模塊設(shè)計(jì)采用Verilog語(yǔ)言編寫[13-15]。當(dāng)上位機(jī)啟動(dòng)數(shù)據(jù)采集后，F(xiàn)PGA通過(guò)SPI總線對(duì)AD9248進(jìn)行初始化配置；當(dāng)FIFO存儲(chǔ)達(dá)到滿（wrfull）狀態(tài)時(shí)，PFGA產(chǎn)生一個(gè)低電平的外部中斷請(qǐng)求信號(hào)，上位機(jī)響應(yīng)中斷后通過(guò)PXI總線讀取FIFO中數(shù)據(jù)[16]；當(dāng)FPGA收到FIFO輸出空（rdempty）信號(hào)后，再次通過(guò)PXI總線向上位機(jī)產(chǎn)生中斷請(qǐng)求信號(hào)，響應(yīng)中斷后上位機(jī)查詢中斷源，檢測(cè)到FIFO為空信號(hào)后，上位機(jī)停止通過(guò)總線讀取FIFO數(shù)據(jù)，完成一次AD采集任務(wù)[17]。當(dāng)完成一次采集后，上位機(jī)給FPGA寫入復(fù)位信號(hào)，從而FPGA停止對(duì)AD9248的配置，這樣AD轉(zhuǎn)換過(guò)程也中止，控制過(guò)程如圖4。

圖3 AD9248組成

圖4 FPGA模塊控制流程圖

4 實(shí)驗(yàn)測(cè)試及應(yīng)用

在實(shí)驗(yàn)測(cè)試之前搭建實(shí)驗(yàn)平臺(tái)，而該采集系統(tǒng)正要應(yīng)用于某研究所的實(shí)際項(xiàng)目--舵機(jī)性能[18]評(píng)估測(cè)試系統(tǒng)，因此實(shí)驗(yàn)平臺(tái)可以在此基礎(chǔ)上搭建。用泰克的信號(hào)發(fā)生器作為模擬信號(hào)源。如圖5所示。

圖5 實(shí)驗(yàn)平臺(tái)

信號(hào)發(fā)生器產(chǎn)生峰值為3 V，頻率為200 kHz的正弦波信號(hào)作為輸入信號(hào)，上位機(jī)設(shè)置AD采集卡為單個(gè)通道采集且采樣頻率為20 M/S。AD采集卡得到的數(shù)據(jù)上傳給上位機(jī)，上位機(jī)把采樣的點(diǎn)描繪成圖像，如圖 6，7。

圖6 上位機(jī)采集的波形

圖7 采集波形放大

可以看出上位機(jī)采集到的數(shù)據(jù)點(diǎn)描繪成圖形與信號(hào)發(fā)生器的波形一致，圖形橫坐標(biāo)表示采樣點(diǎn)的個(gè)數(shù)，可以看出此波形一個(gè)周期AD采集卡供采集了100個(gè)數(shù)據(jù)點(diǎn)，滿足輸入波形200 kHz，采樣頻率20 MHz的關(guān)系。應(yīng)用本文設(shè)計(jì)的AD采集卡完全可以達(dá)到采樣速率為40 M/S，而且可以4個(gè)通道同時(shí)獨(dú)立的采集數(shù)據(jù)，完全滿足項(xiàng)目要求的高速AD采集的速率和精度的要求，此系統(tǒng)已經(jīng)應(yīng)用于實(shí)際工程項(xiàng)目。

5 結(jié)束語(yǔ)

該測(cè)試系統(tǒng)實(shí)現(xiàn)了高速、高精度以及連續(xù)采樣，本文設(shè)計(jì)了一個(gè)基于PXI總線，以FPGA為控制核心的高速數(shù)據(jù)采集系統(tǒng)，該系統(tǒng)分為上位機(jī)和高速AD采集板卡部分[19]。文中硬件板卡的各個(gè)部分的硬件設(shè)計(jì)以及FPGA程序設(shè)計(jì)，同時(shí)基于項(xiàng)目搭建了實(shí)驗(yàn)平臺(tái)進(jìn)行實(shí)驗(yàn)測(cè)試。測(cè)試數(shù)據(jù)表明了軟硬件設(shè)計(jì)的合理性和實(shí)用性。該測(cè)試系統(tǒng)已用于某型舵機(jī)的性能評(píng)估測(cè)試系統(tǒng)的工程項(xiàng)目，實(shí)際應(yīng)用表明該測(cè)試系統(tǒng)具有測(cè)試準(zhǔn)確、穩(wěn)定可靠、人機(jī)界面友好等特點(diǎn)，達(dá)到了設(shè)計(jì)要求。

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Design of the high-speed and multi-channel parallel AD acquisition card based on PXI

WU Wei，LIU Ya-bin，ZHANG Xiu-lei
（Beihang University， Beijing 100191， China）

The construction and techno-realization of high-sample rate and high-accuracy data acquisition card are presented.The EP3C40F484C8N of CycloneⅢSeries FPGA is adopted to realize the design of high-speed and 4 channels hardware circuit，which includes 4 channels high-speed AD acquisition circuit（AD9248 is adopted to realize Analog to digital conversion ）， PXI interface circuit， FPGA control circuit etc.The experimental result shows system has high integration degree，strong anti-interference ability， accurate acquisition and good performance， and meets the design requirements.

high-speed parallel data acquisition； FPGA； PXI； ADC

TN4

A

1674－6236（2017）12-0178-04

2016-05-02稿件編號(hào):201605014

伍 偉（1990—），男，湖南冷水江人，碩士。研究方向:控制工程、嵌入式系統(tǒng)開(kāi)發(fā)。