胡彥君++姜威++張會新++劉文怡

摘 要： 為了實現(xiàn)SAR實時成像的高清晰度與通信功能，采用VPX高速串行總線技術(shù)來實現(xiàn)高帶寬，通過SRIO，PCI?E總線來進行板間互連，用千兆以太網(wǎng)實現(xiàn)與接口板卡之間的數(shù)據(jù)通信，并詳細介紹了以FPGA，DAC和VPX串行總線為核心的接口板卡設(shè)計方案，同時對其中的信號模塊、存儲模塊和千兆以太網(wǎng)模塊的設(shè)計進行介紹。最后經(jīng)過調(diào)試，驗證了板卡設(shè)計的可行性。

關(guān)鍵詞： SAR； VPX； 千兆以太網(wǎng)； 接口板卡； FPGA

中圖分類號： TN911.73?34 文獻標識碼： A 文章編號： 1004?373X（2017）12?0140?04

Abstract： To realize the high resolution of SAR real?time imaging and communication function， the VPX high?speed serial bus technology is used to realize high bandwidth， the SRIO and PCI?E bus are employed for interconnection of the broads， and the gigabit Ethernet is adopted to implement the data communication among the interface boards. The design scheme of the interface board taking FPGA， DAC and VPX serial bus as the core is described in detail. The design of signal module， memory module and gigabit Ethernet module is introduced. The feasibility of the board design was verified in a test.

Keywords： SAR； VPX； gigabit Ethernet； interface board； FPGA

0 引 言

SAR是一種高分辨雷達，通過“合成孔徑”和“脈沖壓縮”實現(xiàn)方位向和距離向這兩個方向的高分辨率成像，具有全天候的觀測能力。無論是在戰(zhàn)時實時監(jiān)控的軍事方面，還是實時的天氣預報，監(jiān)控等民用方面，都有廣泛的應用[1]。

SAR實時成像處理功能的實現(xiàn)，要求數(shù)據(jù)處理器具有高的I/O吞吐能力，大的總線帶寬。傳統(tǒng)的實時成像系統(tǒng)所用的總線（如VME）。由于較小的總線帶寬，造成了傳輸數(shù)據(jù)的瓶頸，致使分辨率下降，影響圖像的質(zhì)量。為了解決此問題，采用VPX總線標準進行系統(tǒng)設(shè)計。該標準具有很高的數(shù)據(jù)帶寬，解決了數(shù)據(jù)傳輸瓶頸問題，并且VPX采用RT2連接器，該連接器具有很好的穩(wěn)定性，適宜在航空，軍事等惡劣的環(huán)境下使用。本文設(shè)計FPGA與VPX總線結(jié)合的接口板卡來滿足設(shè)計的需求[2]。

1 SAR處理機系統(tǒng)方案

VPX技術(shù)采用高速串行總線代替并行總線，最高數(shù)據(jù)傳輸率可以達到10 Gb/s，通過RapidIO和Advanced Switching Interconnect現(xiàn)代工業(yè)串行交換結(jié)構(gòu)，實現(xiàn)更高的背板寬度，支持以太網(wǎng)，SRIO，PCI?E等最新的工業(yè)串行接口[3]。

本文設(shè)計7個插槽，插入7個滿足VPX標準的模塊，采用PCI?E作為互連總線，連接每個插槽與底板之間的數(shù)據(jù)信號，用SRIO總線來實現(xiàn)板與板之間的信號傳遞，以太網(wǎng)作為附加總線，與外部進行聯(lián)網(wǎng)輸出控制。同時附加一個RapidIO交換機插槽，通過單星互連的VPX總線拓撲結(jié)構(gòu)，將每塊板卡的SRIO信號進行匯總，再通過交換機傳遞出去，不僅增加數(shù)據(jù)帶寬，同時方便后期的檢測。

SAR處理機是由一個定制機箱和多個模塊組成，VPX處理機箱采用3U標準高度機箱，由圖1可以看出處理機的內(nèi)部系統(tǒng)框圖，主要包括電源模塊、兩個信號處理模塊、存儲模塊、采集模塊、交換機模塊、接口模塊和底板。

SAR機箱底板作為功能模塊之間信息交換的平臺，通過VPX接口實現(xiàn)與模塊的連接。VPX的P0槽為其他的功能模塊提供電源，P1槽實現(xiàn)信息交換功能，SAR處理機的各功能模塊之間的信息交換就是在P1槽實現(xiàn)的。具體的底板功能示意圖如圖2所示。

SAR實時成像機箱底板設(shè)計7個槽位，其中包括了1個RapidIO交換槽位進行走線，1個電源槽和5個功能槽。針對每個VPX插槽得P0，P1，P2這3個部分，進行了功能劃分。P0作為功能連接器，主要用來連接時鐘、電源、總線和測試信號等，P1是負責數(shù)據(jù)傳輸連接器，連接高速串行接口，P2作為普通的控制連接器，主要是負責連接一些控制信號和時鐘。具體的底板互連信號方式如圖3所示。

2 硬件設(shè)計

接口板卡作為SAR成像處理機的核心部分，它需要對來自采集板、存儲板、處理板的信號進行整合，再通過以太網(wǎng)傳輸?shù)酵獠吭O(shè)備上[4]。為了實現(xiàn)這些功能，要求接口板卡有很強的系統(tǒng)管理能力和很高的數(shù)據(jù)吞吐率。本文設(shè)計了一個由高性能的FPGA、VPX總線、千兆以太網(wǎng)接口、高速DAC和其他器件組成的接口板卡。

2.1 接口設(shè)計模塊

接口板卡需要具有串口通信接口和USB接口，以確保穩(wěn)定的數(shù)據(jù)傳輸；HDMI接口以保障清晰的顯示圖像，GPIO接口將產(chǎn)生16路標準的5 V的TTL電平；具有16位的帶寬和125 kHz的數(shù)據(jù)采樣率的模擬量采集接口；RapidIO和PCI?E高速接口來實現(xiàn)功能板卡之間的信號聯(lián)系；還需要時鐘接口和外部程序下載接口[5]。SAR成像接口板卡設(shè)計實現(xiàn)結(jié)構(gòu)圖如圖4所示[6]。

2.2 信號模塊

主控芯片選擇的是Xilinx的XC7Z045芯片，最大的頻率為800 MHz，支持外部DDR3，DDR2和NAND，NOR存儲器，外部設(shè)備可接UART，SPI和GPIO等接口。信號產(chǎn)生模塊采用AD9739芯片，工作最高時鐘頻率為2.5 GSPS，雙端口LVDS接口，每個端口都為14位，數(shù)據(jù)傳輸速率在1.6～2.5 GS/s之間。端口采用源同步和雙速率傳遞方式。

AD9739芯片通過IOUTP和IOUTN兩個引腳提供輸出，一對時鐘輸出引腳（DC?P和DC?N）和一對時鐘輸入引腳（DC?P1和DC?N1）來進行同步數(shù)據(jù)的輸入[7]。AD9739通過SPI串口信號CS，SDIO，SDO和SCLK來進行芯片配置。通過IOUTP和IOUTN這兩個引腳提供互補輸出，輸出的模擬差分信號通過變壓器和SMA接口來實現(xiàn)信號輸出。

2.3 時鐘模塊

時鐘源的相位噪聲和激勵都能夠直接耦合到輸出，影響輸出結(jié)果，所以時鐘源也是必須考慮的一個影響因素[8]。本文設(shè)計采用了ADCLK914芯片，它是高壓差分信號的芯片，工作頻率7.5 GHz，時鐘抖動小于110 fs，可以滿足設(shè)計需求，具體的輸入原理圖如圖5所示。

2.4 存儲模塊

本文中，F(xiàn)PGA外部存儲選用的是DD3技術(shù)，工作電壓為1.5 V，工作頻率在800 MHz以上，相比于DD2，不僅容量變大，而且在同頻率下，能夠獲得更高的帶寬。本文使用MT41K256M16HA芯片，它有8個邏輯Bank，1 600 Mb/s的數(shù)據(jù)速率和16位數(shù)據(jù)位寬。為了滿足1 GB的外部內(nèi)存需求，采用2片DDR3芯片進行設(shè)計，與FPGA采用Fly?By方式連接[9]。連接原理圖如圖6所示。

2.5 千兆以太網(wǎng)接口模塊

千兆以太網(wǎng)是在以太網(wǎng)的基礎(chǔ)上發(fā)展起來的技術(shù)，它不僅保留了原來以太網(wǎng)技術(shù)規(guī)范，還擁有8 b/10 b的編碼技術(shù)。千兆以太網(wǎng)在結(jié)構(gòu)上主要包括媒體介入控制器（MAC）和物理層（PHY），而MAC與物理層芯片接口的實現(xiàn)是其關(guān)鍵部分，MAC層主要功能是實現(xiàn)以太網(wǎng)數(shù)據(jù)的封裝、檢測、管理，采用全雙工和半雙工工作模式。全雙工與之前沒有變化，在半雙工模式下，為了達到千兆的速度，采用幀突發(fā)和載波擴展技術(shù)[10]。

本文為了完成接口板卡與外部控制界面的數(shù)據(jù)通信，實現(xiàn)數(shù)據(jù)的收發(fā)功能，選用了芯片88E1116R，該芯片是一款用于物理層的以太網(wǎng)收發(fā)器，支持多種類型標準的以太網(wǎng)[11]。千兆以太網(wǎng)設(shè)計電路采用25 MHz晶振的時鐘，由芯片上4個config引腳來設(shè)置模式。具體原理圖如圖7所示。

2.6 高速PCB設(shè)計

本接口板卡上具有高速的數(shù)據(jù)線和信號線，所以在進行疊層結(jié)構(gòu)安排的時候，要根據(jù)芯片引腳的數(shù)量，信號工作頻率、電源類型等因素進行安排，還要考慮布線情況，在密集的高頻電路布線區(qū)采用多層板來抑制信號干擾。一般來說兩個信號層之間隔著一個電源層或者地層，能夠很好地將三者分離，抑制信號層之間發(fā)生耦合[12]。本設(shè)計采用3U的機箱，PCB設(shè)計為10層，其中包括5個信號層，2個電源層和3個地層，為了抑制傳輸線的串擾，單端端接電阻50 Ω，差分端接100 Ω。接口板卡的疊層結(jié)構(gòu)如圖8所示。

3 調(diào)試結(jié)果

3.1 DDR3調(diào)試

向DDR3內(nèi)存寫入32位遞增數(shù)（1，2…），測試寫數(shù)據(jù)的速度；接著再對寫入32位隨機數(shù)進行寫操作并進行測試，通過實驗結(jié)果可以發(fā)現(xiàn)。DDR3的錯誤率為0，滿足設(shè)計的要求。實驗結(jié)果如表1所示。

3.2 千兆以太網(wǎng)調(diào)試

千兆以太網(wǎng)通過PING的方式進行檢測，看其是否能夠?qū)崿F(xiàn)以太網(wǎng)的數(shù)據(jù)通信功能。在PING時接收到ICMP報文，通過對比發(fā)送和接收的報文來判斷以太網(wǎng)口的連通情況，進而判斷通信好壞。由圖9可以看出，通過PING方式，數(shù)據(jù)發(fā)送與接收內(nèi)容沒有丟失，證明測試成功。

3.3 DAC調(diào)試

首先FPGA連接的RAM將波形數(shù)據(jù)存入，再通過FPGA將數(shù)據(jù)輸出到A/D芯片中，最后由A/D將產(chǎn)出的數(shù)據(jù)發(fā)送出去。示波器測試到輸出的數(shù)據(jù)為正弦波，而且沒有很大的毛刺和不規(guī)則波動。通過波形可以看出，2片A/D芯片同步工作正常，基本滿足技術(shù)要求。

4 結(jié) 論

本文采用SRIO，PCI?E總線技術(shù)提供板間內(nèi)節(jié)點間的高速數(shù)據(jù)通道，通過高性能FPGA與D/A轉(zhuǎn)換芯片提供的高I/O吞吐能力，千兆以太網(wǎng)的聯(lián)網(wǎng)控制，實現(xiàn)了接口板卡與外界數(shù)據(jù)交換的功能，并且提高了圖像處理的速度。該方案不僅能夠?qū)崿F(xiàn)SAR實時成像的要求，還能夠廣泛地應用在很多對數(shù)據(jù)要求高的信號處理系統(tǒng)中。

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