張秋明，周興云，陸文斌

(上海航天電子技術研究所，上海 201109)

DAM多通道同步波形發(fā)生的設計與實現(xiàn)

張秋明，周興云，陸文斌

(上海航天電子技術研究所，上海 201109)

基于數(shù)字陣列雷達在數(shù)字域實現(xiàn)幅相加權的需求，給出了一種基于時鐘模塊電路與DDS波形發(fā)生電路的八通道波形輸出與輸入參考時鐘相位同步的設計方案。在AD9520-0零延時模式完成的DAM電路內外時鐘相位同步基礎上，采用AD9959自動同步模式完成八通道相位相互同步，最終實現(xiàn)了該方案。測試結果表明，相位誤差在±1°。對DAM單元間數(shù)字波形發(fā)生同步的研究提供參考。

幅相加權；八通道同步；零延時模式；自動同步模式

0 引言

在現(xiàn)代和未來的戰(zhàn)爭中，空中力量的重要性將顯得尤為突出，尤其是遠程高精度武器的發(fā)展對掌握制空權和信息權起到了至關重要的作用[1]，因此雷達系統(tǒng)的技術革新勢在必行，并由此產生了以數(shù)字陣列波束形成取代模擬陣列波束形成的數(shù)字陣列雷達技術[2]。

數(shù)字陣列雷達技術的核心——數(shù)字陣列模塊[3](Digital Array Module，DAM)包含了整個接收機、發(fā)射機、激勵器和本振信號發(fā)生器，是數(shù)字陣列波束形成的系統(tǒng)硬件平臺[4]。DAM承接了整個系統(tǒng)模擬信號和數(shù)字信號的相互轉換[5]，其性能直接影響數(shù)字陣列雷達發(fā)射波束形成的優(yōu)劣，也在某種程度上決定了雷達系統(tǒng)的探測性能[6]。

2000年，美國海軍研究辦公室[7]聯(lián)合MIT林肯實驗室、海軍研究所和海軍水面作戰(zhàn)中心[8]研究開發(fā)了包含數(shù)字波束形成結構的有源陣列雷達[9]，使波形瞬時動態(tài)范圍額外增加了30 dB[10]，同時，也提高了雷達系統(tǒng)信雜比和快速自適應性，降低了整個系統(tǒng)的成本。2010年，美國普渡大學的William Chapple和Caleb Fulton設計了一個16陣元[11]、S波段數(shù)字陣列雷達系統(tǒng)，其中包含了高度集成、器件全數(shù)字化的控制板以及多通道的無線收發(fā)集成芯片[12]，具備很強的校準監(jiān)控與自我校正能力[13]。上述文獻都介紹了在數(shù)字陣列雷達中采用數(shù)字波束形成技術來提高整個系統(tǒng)的集成度和性能，并降低了數(shù)字陣列單元體積和成本。

數(shù)字陣列雷達各通道間發(fā)射信號同步也是整個系統(tǒng)所需發(fā)射增益和波束指向的關鍵所在[14]，更是雷達研究的技術難點。本文介紹了一種基于PLL和DDS(直接數(shù)字頻率合成器)技術的DAM八通道同步波形發(fā)生電路的設計，實現(xiàn)了各通道發(fā)生波形之間的相位同步以及各通道波形與DAM輸入時鐘波形的相位同步，滿足了數(shù)字陣列雷達在數(shù)字域實現(xiàn)幅相加權的需求[15]。

1 數(shù)字波形產生的基本原理

數(shù)字波形產生的DDS技術的基本工作原理是根據正弦函數(shù)的產生[16]，從相位出發(fā)，用不同的相位給出不同的電壓幅度最后濾波平滑出所需要的頻率[17]。DDS的原理方框圖如圖1所示[18]。

圖1 DDS原理

當DDS正常工作時，相位累加器在頻率建立字FSW和參考時鐘源的同步控制下，對其存儲的抽樣數(shù)字值不斷地進行累加，直到累加至滿量時，產生一次溢出，表示一個動作完成了它的周期[19]。該周期所用的時間即是DDS合成信號頻率的周期時間。因此，輸出合成信號的頻率以及該頻率合成器的頻率分辨率可表示為：

(1)

(2)

式中，f0為輸出信號的頻率；Δf為頻率合成器的頻率分辨率；K為頻率建立字[20]；fr為參考頻率源的工作頻率；N為相位累加器的字長。

2 DAM多通道波形同步發(fā)生的實現(xiàn)

設計的DAM電路集成了8路數(shù)字波形發(fā)生通道，由時鐘模塊電路和波形發(fā)生電路兩部分組成。

2.1 時鐘模塊電路

時鐘模塊電路選用ADI公司的AD9520-0芯片，為DAM電路中的2片DDS芯片提供了2路480 MHz差分工作時鐘以及占空比為25%的2路同步時鐘，為FPGA芯片提供了120 MHz的全局工作時鐘以及為上變頻單元提供了240 MHz的上變頻時鐘，同時利用AD9520-0芯片的時鐘零延遲模式完成了DAM電路內部時鐘與外部時鐘的相位同步工作。芯片參考輸入時鐘(即DAM時鐘輸入)為120 MHz，而且零延遲模式將其通道0分頻器120 MHz輸出作為N分頻器輸入，PFD輸入為8 MHz，這樣R和N分頻器的配置值都為15，VCO分頻器為3，而各個通道分頻器的分頻值如表1所示。芯片環(huán)路濾波器的設計由ADI公司的ADIsimCLK進行仿真，相應參數(shù)是帶寬200 kHz，電荷泵電流設為中間值2.4 mA，相位裕度45°，鑒相器的輸入頻率為8 MHz。

表1 通道分頻器

以上就完成了DAM模塊中480 MHz、240 MHz和120 MHz工作時鐘與DAM本振輸入時鐘的相位同步工作。

2.2 DDS波形同步發(fā)生電路

在時鐘同步的基礎上，DAM電路選用了2片ADI公司的AD9959芯片來完成8通道數(shù)字波形的產生。該芯片擁有4個DDS核，可獨立地對每個通道進行頻率，相位和幅度的配置，其每個通道的輸出原理框圖如圖2所示，最后得到中心頻率為330 MHz的中頻信號。該芯片的頻率控制字為32 bit，相位控制字為14 bit，幅度控制字為10 bit。

圖2 DDS波形輸出電路原理

AD9959有4個通道，它們共享相同地址的寄存器，并且支持獨立配置每個通道的寄存器，配置方式如下：

① 首先通過MASTER_RESET引腳給AD9959復位，讓其控制寄存器都復位到其默認值;

② 配置CSR寄存器，將需要配置通道相應的使能位置1，其他通道使能位置0;

③ 使用串行通信將所要配置寄存器的數(shù)據寫進AD9959，從寄存器0x03～0x18都可以進行配置;

④ 重復步驟②和步驟③,配置另外3個通道;

⑤ 將I/O_UPDATE位更新，這樣就完成了AD9959四個通道的獨立配置。

由AD9520-0芯片提供的120 MHz的同步信號是實現(xiàn)DDS多通道波形發(fā)生的關鍵所在。因為在AD9959芯片中，緩沖寄存器中的數(shù)據加載到有效寄存器的時間(即AD9959開始工作的時間)由I/O更新上升沿與SYNC_CLK共同決定。當2片ADD9959的I/O更新上升沿同步時(由FPGA控制)，真正觸發(fā)時間是由SYNC_CLK來決定的，如圖3所示。SYNC_CLK為120 MHz，來源于AD9959的480 MHz工作時鐘的內部4分頻。4分頻后的相位不確定性導致了2片AD9959通道輸出波形相位的不同步。在有DDS同步時鐘的情況下，AD9959通過SYNC_IN采樣同步時鐘脈沖信號完成了2片AD9959芯片間SYNC_CLK同步和輸出波形的同步。同時，由于AD9520-0已經完成了DAM內部時鐘與外部本振輸入時鐘的同步，因此2片AD9959的SYNC_CLK信號以及輸出波形不僅互相同步，也與DAM的120 MHz的本振輸入同步。

圖3 AD9959寄存器傳輸時序

3 測試驗證

文中給出了在沒有DDS同步時鐘下的2片AD9959的SYNC_CLK波形和2片DDS單頻輸出波形的相位關系，如圖4所示，分別展示了復位之后2片AD9959的SYNC_CLK信號所會產生的4種相位差，這也是導致2片AD9959通道1所輸出信號出現(xiàn)4種不同的相位差根本原因。

同步完成后，再對8個獨立通道的幅度，相位控制字進行了調整，然后對2片AD9959通道1的輸出以及SYNC_CLK時鐘的波形進行了測試，同時測試了SYNC_CLK與DAM本振輸入的波形關系，如圖5所示，多次復位驗證后，2片DDS輸出以及DAM輸入的確實現(xiàn)了相位同步，相位誤差都在±1°之內。圖5(e)和圖5(f)分別為DAM電路的實物圖和實驗工作平臺。

圖4 同步前的波形測試

圖5 同步后的波形測試

從圖4可以看出，2片AD9959的SYNC_CLK信號存在4種相位差，分別是-89±1°、90±1°、178±1°和1±1°，平均分布在-180°～+180°，其現(xiàn)象與相位同步的信號經過2個不同的4分頻器所產生的相位差現(xiàn)象一致。因此，進一步證明了2片AD9959之間的不同步源于AD9959內部對參考時鐘的4分頻。在實現(xiàn)同步之后，通過測量SYNC_CLK信號與DAM輸入波形關系(頻率相同)來表明DAM輸出與輸入波形的相位關系。測試結果顯示，2個信號相位差為25±1°，表明DAM的波形輸出相位與輸入參考時鐘的相位實現(xiàn)了同步。

4 結束語

詳述了DAM中時鐘模塊電路和波形發(fā)生模塊電路的設計，介紹了通過這2部分電路來完成DAM八通道數(shù)字波形產生的相位同步以及與DAM本振輸入時鐘同步的工作原理，并通過測試結果驗證了硬件設計的正確性。在本電路研究的基礎上，繼續(xù)完成多個DAM單元參考輸入時鐘相位同步的研究，就可以完成多個DAM單元間數(shù)字波形發(fā)生的同步，使得多通道波形同步發(fā)生的通道數(shù)可以更多，甚至上百或者上千個通道波形發(fā)生完成同步。對數(shù)字陣列雷達波形相位研究以及雷達性能的提升具有工程實用價值。

[1] 吳曼青.數(shù)字陣列雷達的發(fā)展與構想[J].雷達科學與技術，2008，6(6)：401-402.

[2] 賀寅.DBF權重處理電路的設計與實現(xiàn)[D].南京：南京理工大學，2012.

[3] MCLACHLAN A D.T/R Modules for Airborne Radar[C]∥The Challenges Ahead 35 European Microwave Conference,2005.

[4] 賀成，蘇五星，徐敬偉，等.超寬帶雷達和高功率微波武器一體化設計[J].艦船電子工程，2009,283(29):85-86.[5] DONALD J H.Solid State Transmit/Receive Module for the PAVE PAWS Phased Array Radar[J].Microwave Journal,1978,17(4):33-35.

[6] 劉曉政，陳榮兆，陶玉龍，等.一種C波段DAM設計與研究[J].中國電子科學研究院學報，2012，7(3)：318-319.

[7] CANTRELL B,DE GRAAF J,LEIBOWITZ L,et al.Development of a Digital Array Radar(DAR)[C]∥Proceedings of the 2001 IEEE Radar Conference,2001:157-162.

[8] STAPLETON R,MERRANKO K,PARRIS C,et al.The Use of Field Programmable Gate Arrays in High Performance Signal Processing Application[C]∥IEEE International Radar Conference,2000:850-855.

[9] LEIBOWITZ L.Digital Active-aperture Phase-array Radar[C]∥IEEE International Conference on Phase Array System & Technology,2000:145-148.

[10] SZU Harold,STAPLETON Ron,WILLWERTH Frank.Digital Radar Commercial Application[C]∥IEEE International Radar Conference,2000:717-722.

[11] CHAPPELL William,FULLTON Caleb.DAR Panel Development[C]∥IEEE International Conference,2010:50-60.

[12] MILLIGAN J.SiC and GaN Wide Bandgap Device Technology Overview[C]∥IEEE Radar Conference,2007:17-20.

[13] MIR H S,ALBASHA L.A Low-cost High-performance Digital Radar Test Bed[J].IEEE Trans.Instrumentation and Measurement,2013,62(1):221-229.

[14] 容偉.數(shù)字陣列天線測量技術研究[D].南京：南京理工大學，2015.

[15] 張明友.數(shù)字陣列雷達和軟件化雷達[M].北京：電子工業(yè)出版社，2008.

[16] 李站，陳金鷹.基于DDS芯片AD9851的信號發(fā)生器的設計[J].中國集成電路，2013，175(12)：83-86.

[17] 王煒珽，李淑華，張文旭.基于FPGA實現(xiàn)直接數(shù)字頻率合成脈沖線性調頻信號[J].現(xiàn)代電子技術，2015，38(10)：10-15.

[18] GANGELE S,DESAI N M.ISRO’s Programmable Digital Waveform Generator[J].IEEE Aerospace and Electronic Systems Magazine,2008,23(6):25-30.

[19] 王江濤，於洪標，張建增.低相噪DDS信號產生電路的設計[J].微波學報，2007(23)：148-151.

[20] 張衛(wèi)清，譚劍美，陳菡.DDS在數(shù)字陣列雷達中的應用[J].雷達科學與技術，2008，6(6)：467-471.

Design and Implementation of Multi-channel Synchronous Waveform Generation in Digital Array Radar

ZHANG Qiu-ming,ZHOU Xing-yun,LU Wen-bin

(ShanghaiAerospaceElectronicTechnologyInstitute,Shanghai201109,China)

On demand of amplitude-phase weighting in the digital domain of the Digital Array Radar,a design scheme,that eight channels were synchronized with the input clock of the circuit through the clock module and DDS,has been achieved by synchronizing internal clock with external clock through the zero delay mode in AD9520-0 and eight output channels with each other through automatic synchronization mode in AD9959.Experimental result presents a phase error less than ±1°,which provides reference for the research in the channels’ waveform synchronization between multiple DAMs.

amplitude-phase weighting;synchronization of eight channels;zero delay mode;automatic synchronization mode

10.3969/j.issn.1003-3106.2017.07.20

張秋明,周興云,陸文斌.DAM多通道同步波形發(fā)生的設計與實現(xiàn)[J].無線電工程,2017,47(7):82-85.[ZHANG Qiuming,ZHOU Xingyun,LU Wenbin.Design and Implementation of Multi-channel Synchronous Waveform Generation in Digital Array Radar[J].Radio Engineering,2017,47(7):82-85.]

2017-02-21

國防科工局軍工科研基金資助項目。

TP391.4

A

1003-3106(2017)07-0082-04

張秋明 男，(1992—)，碩士研究生。主要研究方向：數(shù)?；旌想娐吩O計。

陸文斌 男，(1980—)，高級工程師。主要研究方向：數(shù)模混合電路設計。