宋中喆,裴東興*,梁彥斌,李祖博,李愛佳

(1.中北大學(xué)電子測試技術(shù)國家重點(diǎn)實(shí)驗(yàn)室,太原 030051;2.中北大學(xué)儀器科學(xué)與動態(tài)測試教育部重點(diǎn)實(shí)驗(yàn)室,太原 030051)

基于USB3.0的數(shù)據(jù)采集系統(tǒng)在電力電子中的應(yīng)用

宋中喆1,2,裴東興1,2*,梁彥斌1,2,李祖博1,2,李愛佳1,2

(1.中北大學(xué)電子測試技術(shù)國家重點(diǎn)實(shí)驗(yàn)室,太原 030051;2.中北大學(xué)儀器科學(xué)與動態(tài)測試教育部重點(diǎn)實(shí)驗(yàn)室,太原 030051)

針對電力電子裝置產(chǎn)生大量的諧波,以及當(dāng)前數(shù)據(jù)采集系統(tǒng)要求的精度高、速度快、路數(shù)多的特點(diǎn),將基于USB3.0的多通道數(shù)據(jù)采集系統(tǒng)應(yīng)用于電力電子系統(tǒng)。該系統(tǒng)以FPGA作為主控器,對多路模擬開關(guān)和模數(shù)轉(zhuǎn)換器進(jìn)行采集控制;設(shè)計(jì)了雙端口RAM存儲ADC的輸出數(shù)據(jù),并作為USB3.0接口的前端緩存;并編寫了LABview數(shù)據(jù)顯示和處理程序。測試結(jié)果表明:系統(tǒng)實(shí)現(xiàn)了逆變電路電壓電流數(shù)據(jù)的可靠采集、高速穩(wěn)定傳輸和顯示處理。

電力電子;數(shù)據(jù)采集;USB3.0;FPGA;雙端口RAM;LAB view;逆變電路

隨著科學(xué)技術(shù)的發(fā)展,電力電子裝置作為非線性負(fù)載運(yùn)行在電網(wǎng)中,產(chǎn)生了大量的無功和諧波,由于供電系統(tǒng)和輸電線路具有隨頻率而變化的阻抗,各次諧波電流流過電網(wǎng)時(shí)會產(chǎn)生相應(yīng)的電壓降,疊加在供電電壓上,從而造成電網(wǎng)電壓波形畸變,對其安全運(yùn)行帶來了極大的危害。對電網(wǎng)中的諧波進(jìn)行檢測、分析,可為諧波的整治提供依據(jù),具有重要意義[1]。

先前的數(shù)據(jù)采集系統(tǒng)多為基于PCI[2]總線的,價(jià)格十分昂貴,體積較大,分量較重,使用十分不便,此外USB2.0總線成本低廉、即插即用,但其受限于理論最高480 Mbit/s的傳輸速度,無法滿足更高速傳輸?shù)囊骩3]。而USB3.0繼承了USB2.0的所有優(yōu)勢,并能實(shí)現(xiàn)超高速傳輸,能夠向下兼容 USB2.0,并且提供了更好的電源、功率管理、固件程序開發(fā),使得數(shù)據(jù)處理效率更高[4-5]。將USB3.0應(yīng)用于數(shù)據(jù)采集系統(tǒng),將在很大程度上提高系統(tǒng)的性能。

故而本文提出了將基于USB3.0的數(shù)據(jù)采集系統(tǒng)應(yīng)用于電力電子實(shí)時(shí)檢測中,系統(tǒng)可擴(kuò)展性較好,具有較高的性價(jià)比,并且能夠滿足電網(wǎng)諧波檢測實(shí)時(shí)性要求。以三相電壓型橋式逆變電路為例,可實(shí)現(xiàn)其負(fù)荷特性數(shù)據(jù)的采集、實(shí)時(shí)監(jiān)測、存儲以及后期分析處理等。

1 總體方案

本系統(tǒng)硬件由信號采集、雙端口緩沖、控制邏輯、USB3.0接口4個(gè)模塊組成。圖1為系統(tǒng)總體原理框圖,信號采集模塊由前端電壓電流互感器,信號調(diào)理與低通濾波,多路模擬開關(guān)和AD轉(zhuǎn)換器組成,通過模擬電子開關(guān)的切換可實(shí)現(xiàn)對特定模擬通道的采集。由于實(shí)現(xiàn)數(shù)據(jù)多通道高速采集,傳輸?shù)臄?shù)據(jù)量大,為防止數(shù)據(jù)累加而造成數(shù)據(jù)丟失,所以需在USB3.0接口部分加入數(shù)據(jù)緩存器,先前的設(shè)計(jì)中多采用 DDR2,但其無法實(shí)現(xiàn)讀寫操作同時(shí)進(jìn)行,從而增加了實(shí)時(shí)傳輸?shù)臅r(shí)間延遲,故而本文提出采用一個(gè)高速雙端口 RAM 作為USB3.0接口的前端緩存。FPGA作為系統(tǒng)的總體邏輯控制器,選用Altera 公司的低成本Cyclone Ⅲ系列 EP3C16F484,該芯片包含較多的存儲容量,利用IP核可以搭建自己所需要的電路模塊,如雙端口RAM模塊,ROM模塊等。借助FPGA高效的并行處理能力,可使數(shù)據(jù)的采集和傳輸并發(fā)進(jìn)行。

圖1 系統(tǒng)總體原理框

2 三相電壓型橋式逆變電路原理

圖2為三相電壓型橋式逆變電路原理圖[6]。圖2的電路中一共有6個(gè)橋臂,可以看成是用3個(gè)單相逆變電路組合而成。這里采用IGBT作為開關(guān)器件,每個(gè)IGBT與一個(gè)反并聯(lián)二極管組成一個(gè)橋臂。三相電壓型橋式逆變電路的基本工作方式是180°,同一相(即同一半橋)上下兩個(gè)橋臂交替導(dǎo)電,各相開始導(dǎo)電的角度一次相差120°。這樣,在任一瞬間,有3個(gè)橋臂同時(shí)導(dǎo)通?？赡苁巧厦鎯蓚€(gè)臂下面一個(gè)臂,也有可能是上面一個(gè)臂下面兩個(gè)臂同時(shí)導(dǎo)通?，F(xiàn)以U相為例來說明,對于U相輸出來說,當(dāng)橋臂1導(dǎo)通時(shí),uUN′=Ud/2;當(dāng)橋臂4導(dǎo)通時(shí),uUN′=Ud/2。因此,uUN′的波形是幅值為Ud/2的矩形波。V、W兩相的情況與U相類似,uVN′、uWN′的波形形狀與uUN′一樣,只是相位依次差120°,uUN′、uUN′和uWN′的波形圖如圖3(a)、圖3(b)和圖3(c)所示,其中Ud=220 V。

圖2 三相電壓型橋式逆變電路原理圖

負(fù)載線電壓uUV、uVW和uWU可由式(1)求出。

(1)

圖3中的(d)是根據(jù)式(1)畫出的uUV波形。設(shè)負(fù)載的中點(diǎn)N與直流電源的假想中點(diǎn)N′之間的電壓為uNN′,故負(fù)載各相的相電壓分別為:

(2)

圖3 三相電壓型橋式逆變電路電壓波形圖

把式(2)中的各式相加并整理可求得:

(3)

設(shè)負(fù)載是三相對稱性負(fù)載,則有uUN+uVN+uWN=0,故可得:

(4)

uNN′的波形如圖3中的(e)所示,它也是矩形波,但其頻率為uUN′頻率的3倍,幅值為其1/3,即為Ud/6。圖3中的(f)給出了利用式(2)和式(4)繪出的uUN的波形,uVN、uWN和uUN相同,僅相位依次相差120°。

對電壓uUN展開為傅里葉級數(shù)可得:

(5)

式中:n=6k±1,k為自然數(shù)。

3 硬件及實(shí)現(xiàn)原理

3.1 傳感器模塊

本文采用了高性能CT/PT電流、電壓互感器將電網(wǎng)信號線性變換為±2.5V的交流電壓信號,此外系統(tǒng)還可增加溫度,濕度傳感器來對電力電子系統(tǒng)中的溫度濕度等參數(shù)進(jìn)行監(jiān)測?；ジ衅鞑杉盘柕木葲Q定了系統(tǒng)的精度等級,因此,對互感器的線性度、線性范圍、相移和和高頻衰減等指標(biāo)參數(shù)都有嚴(yán)格的要求。按照諧波檢測系統(tǒng)的要求,互感器的非線性度須小于0.1%;線性范圍須大于系統(tǒng)的輸入范圍,且有20%的裕量;相移須小于5°。

3.2 模擬開關(guān)與AD轉(zhuǎn)換電路

多路模擬開關(guān)選用ADG706,其為16:1多路復(fù)用器,開關(guān)時(shí)間40ns,導(dǎo)通電阻為2.5Ω。該器件提供EN輸入作為使能,根據(jù)4位二進(jìn)制地址線A[3:0]所確定的地址,將16路輸入(S1～S16)之一切換至公共輸出端D。為保證系統(tǒng)的精度及功耗,模數(shù)轉(zhuǎn)換器選用AD7482,它是一款12位高速、低功耗逐次逼近型ADC,最高吞吐量可達(dá)3Msample/s。

3.3 雙端口RAM電路

雙端口RAM是一種配備兩套獨(dú)立的地址、數(shù)據(jù)和控制線的靜態(tài)隨機(jī)存儲器,允許兩端獨(dú)立的控制器同時(shí)訪問該存儲單元,讀寫過程是分段并行的,從而大大提高了讀寫效率[7]。本設(shè)計(jì)利用FPGA內(nèi)部豐富的RAM資源以及VHDL語言的可操作性和高靈活性,在FPGA內(nèi)部構(gòu)造雙端口RAM,實(shí)現(xiàn)數(shù)據(jù)緩存[8]。圖4為利用QuartusⅡ的IP核構(gòu)造的雙端口RAM模塊圖,其中雙口RAM的16位寫入數(shù)據(jù)線的低12位與AD的輸出相連,其16位輸出與FX3的GPIFⅡ接口數(shù)據(jù)線相連。

圖4 雙端口SRAM模塊圖

圖5 FPGA與FX3接口連接圖

3.4 USB3.0通信接口設(shè)計(jì)

USB3.0接口協(xié)議芯片采用Cypress公司的CYUSB3014。圖5為FPGA與FX3的接口連接圖。本系統(tǒng)將 GPIF Ⅱ(通用可編程接口)配置為16位的同步從FIFO模式,GPIF Ⅱ的16位DQ數(shù)據(jù)總線與雙端口RAM的16位數(shù)據(jù)端口相連。FLAGA和FLAGB為 CYUSB3014的狀態(tài)標(biāo)志信號。PCLK與FPGA的CLK相連,用來接收時(shí)鐘信號。此外,SLCS為片選,SLWR為寫使能,SLOE為輸出使能,SLRD為讀使能,PKTEND為短包發(fā)送信號,均在低電平時(shí)被激活,A[1:0]為線程地址選擇信號。外部FPGA控制器通過配置輸入到FX3的控制信號來控制狀態(tài)機(jī)的操作[9]。

4 系統(tǒng)程序設(shè)計(jì)

4.1 雙端口RAM控制

雙端口RAM用于從AD轉(zhuǎn)換電路中讀取采樣數(shù)據(jù),并將之依次存放到緩沖器內(nèi)。首先,啟動采樣時(shí),FPGA向模擬開關(guān)發(fā)出選通信號,選定模擬開關(guān)采樣,通道1模擬量進(jìn)入,經(jīng)A/D轉(zhuǎn)換后變?yōu)?2位數(shù)字量輸入到雙口RAM數(shù)據(jù)線data上,并在寫時(shí)鐘wrclock的上升沿,存入雙口RAM相應(yīng)地址的存儲單元中。在接收到上位機(jī)發(fā)送的讀指令后,FPGA使讀使能rden有效,并使讀地址rdaddress在每個(gè)讀時(shí)鐘周期加1,輸出信號q在每個(gè)時(shí)鐘上升沿更新,從而將緩沖器中的內(nèi)容讀出,送往GPIFⅡ接口。圖6為雙端口RAM的功能仿真圖。

圖6 雙端口RAM的功能仿真圖

4.2 USB3.0程序設(shè)計(jì)

FX3器件有一個(gè)內(nèi)部DMA結(jié)構(gòu),用來將GPIF Ⅱ接口連接至系統(tǒng)內(nèi)部存儲器和其他串行外設(shè)[10]。從雙端口RAM出來的數(shù)據(jù)送往GPIFⅡ接口的DMA緩沖區(qū),然后通過USB3.0接口上傳給上位機(jī)。套接字是外設(shè)硬件模塊和FX3中RAM間的連接點(diǎn),GPIFⅡ一側(cè)的套接字相當(dāng)于端點(diǎn)[11],GPIF線程用來將外部數(shù)據(jù)引腳同套接字連接起來。

固件程序中設(shè)置DMA通道時(shí),本設(shè)計(jì)采用自動DMA通道。外部FPGA通過從設(shè)備 FIFO對FX3進(jìn)行突發(fā)寫入傳輸,圖7為FPGA邏輯控制GPIF Ⅱ程序波形仿真圖。SLCS在整個(gè)過程中保持激活狀態(tài),令A(yù)[1:0]=0,GPIF Ⅱ狀態(tài)機(jī)控制切換到線程0,數(shù)據(jù)被接入作為生產(chǎn)者的套接字0,當(dāng)應(yīng)用程序通過GPIF Ⅱ的 INT引腳向FPGA發(fā)送一個(gè)高電平脈沖時(shí),寫使能信號SLWR下拉至有效低電平,每當(dāng)PCLK的上升沿到來時(shí),都會將數(shù)據(jù)總線上的值寫入到FX3的緩沖器內(nèi),當(dāng)緩沖器狀態(tài)滿后,FLAGA反饋信號將被拉低,用來表明其滿狀態(tài)。此時(shí)FX3 CPU即會接收到一個(gè)由GPIF Ⅱ套接字發(fā)送的中斷,來通知已填充了DMA 緩沖區(qū),FX3 的CPU可將此信息發(fā)給USB套接字。此過程后調(diào)用的回調(diào)函數(shù)清空DMA 緩沖區(qū),FLAGA狀態(tài)標(biāo)志重新變?yōu)楦唠娖?然后消費(fèi)端點(diǎn)將數(shù)據(jù)上傳給上位機(jī)。

圖7 FPGA邏輯控制GPIF Ⅱ波形仿真圖

4.3 上位機(jī)數(shù)據(jù)處理程序設(shè)計(jì)

通過LAB view編寫上位機(jī)軟件,用來實(shí)現(xiàn)上位機(jī)與USB3.0接口的通信。并在LAB view程序框圖中調(diào)用位于信號處理的FFT函數(shù),對三相電壓型橋式逆變電路電壓信號進(jìn)行傅里葉變換和快速傅里葉變換[12]。圖8為LAB view信號處理程序框圖。

圖8 LAB view信號處理程序框圖

5 系統(tǒng)測試與分析

在完成系統(tǒng)的設(shè)計(jì)后,對系統(tǒng)進(jìn)行數(shù)據(jù)傳輸性能測試。圖9為從USB3.0接口接收到通道1的uUN波形,由圖知波形與圖3實(shí)際波形值一致。圖10為uUN的頻譜分析圖, 由圖知波形與式(5)各分量值一

圖9 uUN波形圖

圖10 頻譜分析圖

致,表明數(shù)據(jù)傳輸正確。此外利用streamer軟件進(jìn)行測試USB3.0傳輸數(shù)據(jù)速度,達(dá)到了247.0 Mbit/s的超高速度,相比于先前使用的USB2.0接口的速度,有了非常明顯的提高,并且整個(gè)傳輸過程沒有錯(cuò)誤出現(xiàn)。

6 結(jié)束語

本文設(shè)計(jì)的基于USB3.0的多通道數(shù)據(jù)采集系統(tǒng)可實(shí)現(xiàn)對三相電壓型橋式逆變電路電壓與電流的實(shí)時(shí)檢測,并且模擬通道數(shù)很容易供后續(xù)擴(kuò)展,以獲得更多的電網(wǎng)參數(shù),并編寫LAB view上位機(jī)程序,對獲取的電力電子電壓電流數(shù)據(jù)進(jìn)行顯示和分析。該設(shè)計(jì)具有一定的實(shí)用價(jià)值,必將應(yīng)用在更廣闊的領(lǐng)域。

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The Application of Data Acquisition System Based on USB3.0 in Power Electronics

SONGZhongzhe1,2,PEIDongxing1,2*,LIANGYanbin1,2,LIZubo1,2,LIAijia1,2

(1.National Key Laboratory for Electronic Measurement Technology,North University of China,Taiyuan 030051,China;2.Key Laboratory of Instrumentation Science and Dynamic Measurement,Ministry of Education,North University of China,Taiyuan 030051,China)

In view of a large number of harmonics in power electronic device,and the requirements of high precision,fast speed,more channels in current data acquisition system,the multi-channel data acquisition system based on USB 3.0 was designed and applied in power electronic system. The multi-channel analog multiplexers and analog to digital converter was under the control of Field Programmable Gate Array(FPGA),the acquisition can be achieved. The dual port RAM was designed to store A/D converter’s output data,and can be as the front-end buffer of the USB3.0 interface,and the LABview data display and processing program was written. System analysis results show that the system can achieve reliable data acquisition,high speed transmission,display and process of the voltage signals in inverter circuit.

power electronic;data acquisition;USB3.0;FPGA;dual port RAM;LAB view;inverter circuit

2016-04-25 修改日期:2016-05-29

TP334.7;TP274.2;TM464

A

1005-9490(2017)03-0708-05

C:7210

10.3969/j.issn.1005-9490.2017.03.038