李小亮,王麗霞

(黃河科技學(xué)院信息工程學(xué)院,鄭州 450000)

中高頻四端口網(wǎng)絡(luò)頻率特性測(cè)試儀設(shè)計(jì)*

李小亮*,王麗霞

(黃河科技學(xué)院信息工程學(xué)院,鄭州 450000)

頻率特性測(cè)試儀主要用來測(cè)量四端口網(wǎng)絡(luò)的頻率特性和相頻特性,廣泛應(yīng)用于現(xiàn)代電子、通信等測(cè)量領(lǐng)域?；贏ltera公司的CycloneⅢ系列EP3C16F256C8芯片,采用DDS技術(shù)產(chǎn)生100 kHz～40 MHz的兩路正交掃頻信號(hào),根據(jù)正交調(diào)制解調(diào)原理和現(xiàn)代顯示技術(shù)實(shí)現(xiàn)對(duì)一中高頻四端口網(wǎng)絡(luò)幅頻特性和相頻特性曲線的測(cè)量顯示。掃頻間隔Δf為10 kHz,幅頻特性測(cè)量誤差小于1 dB,相頻特性測(cè)量精度優(yōu)于3°。

FPGA;頻率特性;正交調(diào)制;DDS

傳統(tǒng)的頻率特性測(cè)試儀設(shè)計(jì)主要以LC振蕩器或壓控振蕩器為掃頻信號(hào)源,采用峰值檢測(cè)或有效值檢測(cè)方法實(shí)現(xiàn)對(duì)被測(cè)網(wǎng)絡(luò)幅頻特性曲線的測(cè)量;采用相位差法實(shí)現(xiàn)對(duì)被測(cè)網(wǎng)絡(luò)相頻特性曲線的測(cè)量。主要缺點(diǎn)就是頻率漂移嚴(yán)重、最大線性頻偏較窄,需要使用多個(gè)波段開關(guān)切換,電路結(jié)構(gòu)復(fù)雜且體積龐大、集成化程度不高、容易受外部因素影響而導(dǎo)致測(cè)量精度不夠且價(jià)格較為昂貴[1]。目前,國(guó)外先進(jìn)的頻率特性測(cè)試儀主要集中在甚高頻、特高頻等領(lǐng)域,而中高頻段的頻率特性測(cè)試儀相對(duì)缺乏[2]。作者基于FPGA設(shè)計(jì),采用DDS技術(shù)實(shí)現(xiàn)兩路正交掃頻信號(hào)源,對(duì)一被測(cè)RLC陷波網(wǎng)絡(luò)進(jìn)行調(diào)制和解調(diào),并經(jīng)STM32處理器進(jìn)行數(shù)據(jù)處理和控制液晶顯示器進(jìn)行顯示。

1 整體電路組成

頻率特性測(cè)試儀主要由基于CycloneⅢ系列EP3C16F256C8芯片的DDS正交掃頻信號(hào)源、12位的雙路數(shù)模轉(zhuǎn)換器(DAC)芯片MAX5873、模擬乘法器芯片AD835、有源低通濾波器、STM32處理器及TFT液晶顯示屏構(gòu)成。電路設(shè)計(jì)框圖如圖1所示。

圖1 四端口網(wǎng)絡(luò)頻率特性測(cè)試儀電路組成框圖

首先采用DDS技術(shù)在FPGA上輸出兩路正弦正交掃頻信號(hào)源I和Q,經(jīng)雙通道高速DAC進(jìn)行數(shù)模轉(zhuǎn)換及7階巴特沃斯低通濾波器濾波后,得到兩路正交的模擬信號(hào)記為:I=Asin(ωt),Q=Acos(ωt)。設(shè)被測(cè)網(wǎng)絡(luò)的幅頻特性函數(shù)為Z(ω),相頻特性函數(shù)為φ(ω)。正弦分量經(jīng)被測(cè)網(wǎng)絡(luò)后輸出為:A·Z(ω)×sin[ωt+φ(ω)]。該信號(hào)同時(shí)作用于兩路乘法器輸入端,分別與DAC輸出的正弦分量和正交分量相乘,假設(shè)乘法器的增益為k,則兩路乘法器的輸出分別為:

uI1=A·Z(ω)·k·sin[ωt+φ(ω)]·Asin(ωt)=

uQ1=A·Z(ω)·k·sin[ωt+φ(ω)]·Acos(ωt)=

圖2 基于FPGA設(shè)計(jì)的正交掃頻信號(hào)源電路

設(shè)二階有源低通濾波器電壓增益為q,則經(jīng)低通濾波器濾除高頻分量后:

該直流分量經(jīng)STM32處理器內(nèi)部的兩路12位ADC模數(shù)轉(zhuǎn)換、算法實(shí)現(xiàn)后便可得到被測(cè)網(wǎng)絡(luò)的幅頻特性和相頻特性函數(shù)關(guān)系[3]:

2 電路實(shí)現(xiàn)

2.1 基于FPGA設(shè)計(jì)的正交掃頻信號(hào)源

基于CycloneⅢ系列EP3C16F256C8芯片,采用DDS結(jié)構(gòu)完成正交掃頻信號(hào)源的設(shè)計(jì)。電路結(jié)構(gòu)如圖2所示,主要包括鎖相環(huán)電路PLL200、相位累加器電路adder32、移相電路ADDER10、正弦波數(shù)據(jù)存儲(chǔ)器SINROM及頻率字掃描電路SWORD 5部分。

圖3 MAX5873雙路數(shù)模轉(zhuǎn)換電路

IF CLK'EVENT AND CLK='1' THEN

IF CNT32=x"33333332" THEN

CNT32:=x"0020C496";

COUT0<='1';

ELSE CNT32:=CNT32+x"000346DC ";

COUT0<='0';

END IF;

END IF;

CQ<=CNT32;

END PROCESS;

COUT<=COUT0;

END behav;

電路中還設(shè)計(jì)了掃頻方式、頻域選擇等模塊電路。頻域選擇根據(jù)STM32處理器提供的頻率字范圍、掃頻間隔字、掃頻字信號(hào)發(fā)生器基準(zhǔn)時(shí)鐘選擇信號(hào),通過模塊電路中定義的Generic端口實(shí)現(xiàn)掃頻頻域的切換。

2.2 雙路DAC轉(zhuǎn)換及濾波電路

由FPGA輸出的兩路正交掃頻信號(hào)為數(shù)字量形式的階梯信號(hào),需要經(jīng)過DAC轉(zhuǎn)換及低通濾波后再送入被測(cè)網(wǎng)絡(luò)及乘法器電路。本設(shè)計(jì)使用的DAC芯片為Maxim公司提供的MAX5873。該芯片支持12位總線輸入、雙路數(shù)模轉(zhuǎn)換,刷新速率可達(dá)200 Msample/s。具有極高的動(dòng)態(tài)性能和極佳的無雜散動(dòng)態(tài)范圍(SFRD)和互調(diào)失真(IMD)。其滿量程差分輸出電流范圍可由量程設(shè)置電阻RSET(位于MAX5873的17腳和18腳之間)確定,控制輸出電流表達(dá)式為:

式中,IOUTFS為DAC滿量程輸出電流,VREFIO選擇片內(nèi)1.2 V帶隙基準(zhǔn)電源。電路設(shè)計(jì)中為保證滿量程輸出電流為20 mA,設(shè)置電阻RSET選取1.9 kΩ,結(jié)合后級(jí)電流電壓轉(zhuǎn)換電路,可輸出幅度為1 V的電壓信號(hào)[9]。設(shè)計(jì)電路如圖3所示。

MAX5873芯片差分輸出以后,為防止噪聲干擾,電路中接入了7階橢圓低通濾波器,帶寬為40 MHz,阻帶為100 MHz,且衰減大于60 dB,帶內(nèi)波動(dòng)小于0.1 dB。其電路設(shè)計(jì)如圖4所示。

圖4 7階橢圓低通濾波器設(shè)計(jì)

2.3 正交調(diào)制電路

圖5 正交調(diào)制電路

2.4 二階有源低通濾波器設(shè)計(jì)

二階有源低通濾波器主要為了濾除正交調(diào)制后高頻成分及互調(diào)干擾信號(hào)。由于掃頻信號(hào)間隔為10 kHz,掃頻周期為1 s,因此整個(gè)掃頻周期內(nèi)掃頻點(diǎn)數(shù)為4K,故二階有源低通濾波器的截止頻率也應(yīng)設(shè)為4 kHz,為留有余量,最終截止頻率設(shè)計(jì)為5 kHz。濾波電路增益設(shè)計(jì)為2。另外,STM32內(nèi)部自帶的A/D無法對(duì)負(fù)電壓采集,因此在低通濾波電路后級(jí)又加入了電壓提升電路,使電壓輸出范圍為0～2 V。電路設(shè)計(jì)中采用高精度低噪聲運(yùn)算放大器OP07搭建而成。

2.5 STM32處理電路及顯示

STM32處理器選用增強(qiáng)型的STM32F103VC,使用高性能的ARMR CortexTM-M3 32位的RISC內(nèi)核,工作頻率為72 MHz,內(nèi)置64 kbyte閃存,具有豐富的I/O端口及包括了3個(gè)12位的ADC轉(zhuǎn)換電路,有效降低了外部電路設(shè)計(jì)的復(fù)雜程度,提高了電路的穩(wěn)定性[10]。電路軟件部分包括主程序、鍵盤掃描、FPGA控制、A/D轉(zhuǎn)換、運(yùn)算處理及液晶顯示等程序。系統(tǒng)主程序首先進(jìn)行上電復(fù)位,進(jìn)行設(shè)備初始化,包括配置系統(tǒng)時(shí)鐘、定時(shí)器、片內(nèi)ADC及TFTLCD[11-12];然后進(jìn)行按鍵掃描,等待選擇測(cè)量模式和測(cè)量頻域檔位,STM32根據(jù)檔位選擇計(jì)算頻域控制字、掃頻間隔控制字及輸出掃頻字信號(hào)發(fā)生器基準(zhǔn)時(shí)鐘控制信號(hào),送給FPGA實(shí)現(xiàn)掃頻頻域的控制;A/D轉(zhuǎn)換子程序?qū)ζ瑑?nèi)AD實(shí)現(xiàn)采樣時(shí)序控制;STM32對(duì)轉(zhuǎn)換后的信號(hào)進(jìn)行運(yùn)算處理,并通過LCD顯示子程序輸出相應(yīng)幅頻特性曲線或相頻特性曲線。主程序流程圖如圖6所示。

圖6 STM32主程序流程圖

3 測(cè)試結(jié)果

測(cè)試電路選擇一衰減電路進(jìn)行測(cè)量?；芈分行念l率為12 MHz。系統(tǒng)上電后默認(rèn)為全頻域掃描,先進(jìn)行系統(tǒng)的自檢和矯正;然后將掃頻信號(hào)源的輸出接入電路輸入端,被測(cè)電路輸出端接入系統(tǒng)輸入端,完成頻率特性的測(cè)試。表1列出了測(cè)試網(wǎng)絡(luò)在衰減電路各頻率點(diǎn)的實(shí)測(cè)數(shù)據(jù)與理論數(shù)據(jù),由此可知,幅頻特性測(cè)量的絕對(duì)誤差小于1 dB,相頻特性測(cè)量絕對(duì)誤差小于3°,測(cè)試中,頻率特性測(cè)試系統(tǒng)的輸入、輸出電阻均設(shè)計(jì)為50 Ω。圖7、圖8分別為衰減網(wǎng)絡(luò)頻率特性曲線的仿真圖形與測(cè)量圖形。

表1 頻率特性測(cè)試儀測(cè)量數(shù)據(jù)與誤差分析

圖7 被測(cè)網(wǎng)絡(luò)仿真圖形

圖8 被測(cè)網(wǎng)絡(luò)實(shí)測(cè)波形

4 結(jié)束語(yǔ)

本設(shè)計(jì)采用基于FPGA的DDS技術(shù)與單片機(jī)技術(shù),并結(jié)合Maxim、ADI公司等提供的專用集成電路,根據(jù)正交調(diào)制解調(diào)原理,完成了這一款中高頻四端口網(wǎng)絡(luò)的頻率特性測(cè)試儀設(shè)計(jì)。系統(tǒng)控制界面良好,可通過按鍵選擇掃頻范圍和掃頻間隔。通過對(duì)一衰減網(wǎng)絡(luò)頻率特性進(jìn)行測(cè)量,測(cè)試結(jié)果表明可實(shí)現(xiàn)100 kHz～40 MHz掃頻輸出范圍,幅頻特性測(cè)量誤

差小于1 dB,相頻特性測(cè)量精度優(yōu)于3°,達(dá)到了預(yù)期設(shè)計(jì)要求。而且電路中大量采用集成電路設(shè)計(jì),提高了系統(tǒng)的集成度和穩(wěn)定性,縮小了儀器體積,有利于系統(tǒng)的產(chǎn)品化和市場(chǎng)化。

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Design of a Frequency Characteristic Tester for Four Port Network in High Frequency*

LIXiaoliang*,WANGLixia

(College of Information Engineering,Huanghe Science and Technology College,Zhengzhou 450000,China)

Frequency characteristic tester is mainly used to measure the frequency characteristic and phase frequency characteristics of four port network,which is widely used in modern electronics,communications and other fields. A method of measuring and displaying amplitude frequency characteristic and phase frequency characteristic curve is proposed according to the orthogonal modulation and demodulation principle and modern display technology. Two channels of orthogonal swept-frequency signal is generated,of which frequency range is 100 kHz～40 MHz by using DDS technology based on a CycloneⅢ EP3C16F256C8 chip of the Altera corporation. The swept-frequency interval of the system,Δfis 10 kHz,which has a precision of 1 dB and phase detection accuracy of 3°.

FPGA;Frequency characteristics;Orthogonal modulation,DDS

項(xiàng)目來源:鄭州市重點(diǎn)建設(shè)實(shí)驗(yàn)室項(xiàng)目(ZZLG201414)

2016-04-11 修改日期:2016-05-17

TN98

A

1005-9490(2017)03-0612-05

C:7310G

10.3969/j.issn.1005-9490.2017.03.019