刁丹丹，王曉東

(1.中國(guó)電子科技集團(tuán)公司第27研究所 測(cè)控雷達(dá)部，河南 鄭州 450047；2．中國(guó)人民解放軍防空兵學(xué)院 導(dǎo)彈系，河南 鄭州 450052)

基于TMS320C6678的SRIO接口設(shè)計(jì)

刁丹丹1，王曉東2

(1.中國(guó)電子科技集團(tuán)公司第27研究所 測(cè)控雷達(dá)部，河南 鄭州 450047；2．中國(guó)人民解放軍防空兵學(xué)院 導(dǎo)彈系，河南 鄭州 450052)

針對(duì)如何在DSP+FPGA架構(gòu)的信號(hào)處理平臺(tái)實(shí)現(xiàn)片間大量數(shù)據(jù)實(shí)時(shí)、高速傳輸?shù)膯?wèn)題，文中提出了基于TMC320C6678的SRIO(Serial Rapid IO)接口設(shè)計(jì)。通過(guò)在DSP上配置豐富的SRIO參數(shù)接口，在無(wú)需停止SRIO的情況下，實(shí)現(xiàn)DSP與FPGA間任意長(zhǎng)度、大小的數(shù)據(jù)傳輸。通過(guò)實(shí)際工程驗(yàn)證，該設(shè)計(jì)有效實(shí)現(xiàn)了DSP與FPGA片間大量數(shù)據(jù)實(shí)時(shí)、高效、靈活的傳輸。

TMS320C6678;SRIO;FPGA

如何在目前通用的DSP+FPGA架構(gòu)的信號(hào)處理平臺(tái)上，實(shí)現(xiàn)板間及芯片間海量數(shù)據(jù)的實(shí)時(shí)性高速傳輸，成為目前研究方向。

TMS320C6678是TI公司推出的一款單片多核芯片，在具有高速運(yùn)算能力的同時(shí)集成了多種對(duì)外數(shù)據(jù)交換接口，其中高速串行接口SRIO(Serial Rapid I/O)傳輸速率可達(dá)3.125 GHz，遠(yuǎn)高于普通數(shù)據(jù)總線(xiàn)的傳輸速度，如果采用SRIO作為DSP與FPGA之間的數(shù)據(jù)傳輸接口可大幅提高兩者之間的數(shù)據(jù)吞吐量，提高設(shè)備的運(yùn)算效率和實(shí)時(shí)性，一定程度上滿(mǎn)足DSP與FPGA間的海量數(shù)據(jù)實(shí)時(shí)傳輸需求。本文基于某DSP+FPGA雷達(dá)信號(hào)處理平臺(tái)，研究了DSP與FPGA間的SRIO通信設(shè)計(jì)[1-4]，實(shí)現(xiàn)了大量數(shù)據(jù)實(shí)時(shí)、高效、靈活地傳輸，并成功應(yīng)用于某型研制雷達(dá)項(xiàng)目中。

1 SRIO

Rapid I/O協(xié)議采取物理層、傳輸層和邏輯層3層分級(jí)的體系結(jié)構(gòu)[5]。邏輯層位于3層協(xié)議的最高層，定義了所有協(xié)議和包格式，其主要功能是對(duì)協(xié)議進(jìn)行處理以及將事務(wù)進(jìn)行匹配；傳輸層協(xié)議定義了包交換的路由及其尋址機(jī)制；物理層描述了設(shè)備之間的物理接口協(xié)議，例如包緩沖機(jī)制、隊(duì)列管理、鏈路錯(cuò)誤檢測(cè)及錯(cuò)誤管理等。

圖1 RapidIO規(guī)范層次結(jié)構(gòu)

SRIO是Serial Rapid I/O的縮寫(xiě)，是在Rapid I/O物理層采用串行結(jié)構(gòu)。SRIO是基于請(qǐng)求和響應(yīng)事務(wù)進(jìn)行數(shù)據(jù)交換的，同時(shí)也是基于包交換的傳輸模式。

一次完整的數(shù)據(jù)傳輸過(guò)程首先由發(fā)起器件(Intiator)產(chǎn)生一個(gè)請(qǐng)求事務(wù)，然后將事務(wù)發(fā)送至目標(biāo)器件(Target)，最后目標(biāo)器件產(chǎn)生一個(gè)響應(yīng)事務(wù)并回傳給發(fā)起器件，從而完成一個(gè)完整的傳輸過(guò)程，其流程如圖2所示。

圖2 SRIO傳輸流程圖

包(Packet)是SRIO的基本通信單元，協(xié)議中定義了兩種類(lèi)型的包，分別是數(shù)據(jù)包和控制符號(hào)。數(shù)據(jù)包格式分別由代表3層協(xié)議規(guī)范結(jié)構(gòu)的多個(gè)字段構(gòu)成，所有包均以物理層字段開(kāi)始，緊接著是傳輸層和邏輯層。其中包括了3層協(xié)議中的所有頭部信息、有效數(shù)據(jù)以及CRC校驗(yàn)位等，一般包頭的長(zhǎng)度可以是十幾到二十幾Byte。每包的負(fù)載數(shù)據(jù)長(zhǎng)度不超過(guò)256 Byte[5]。圖3顯示了典型的請(qǐng)求和響應(yīng)包格式。

圖3 SRIO數(shù)據(jù)包字段組成

2 C6678端的SRIO設(shè)計(jì)

C6678的SRIO操作支持多種模式，包括Direct I/O、Message、Maintenance和Doorbell[5]，在本文的設(shè)計(jì)中采用Direct I/O和 Doorbell兩種模式。在Direct I/O模式下，C6678作為發(fā)起器件將發(fā)起器件ID、目標(biāo)器件ID、發(fā)送的目的地址和源地址等信息插入數(shù)據(jù)包的頭文件中，目標(biāo)器件解析包頭得到的相應(yīng)地址空間，通過(guò)DMA將數(shù)據(jù)寫(xiě)入相應(yīng)的地址空間。Doorbell模式主要用于傳輸完成后的通知以及傳輸?shù)耐健?/p>

C6678提供了8組LSU( Load/Store Unit)用于SRIO數(shù)據(jù)事務(wù)的處理，同時(shí)，DSP提供了8組(LSU0-7)寄存器用于配置SRIO數(shù)據(jù)的發(fā)送和接收。每組LSUx寄存器由7個(gè)32 bit寄存器組成，通過(guò)配置這7個(gè)寄存器，C6678可以設(shè)定發(fā)送的目的地址、源地址以及發(fā)起器件ID和目標(biāo)器件ID等。寄存器0～5包含用戶(hù)配置的信息，即控制信息，寄存器6包含一些狀態(tài)信息，反映了LSU寄存器的工作狀態(tài)，LSU寄存器的說(shuō)明如圖4所示。

圖4 Rapid IO LSU寄存器配置說(shuō)明

C6678同時(shí)還提供了MAU(Memory Access Unit)控制單元，在Direct I/O模式下SRIO的傳輸中主要用于識(shí)別相應(yīng)的device ID，只有ID配對(duì)成功，數(shù)據(jù)才可以按照要求傳遞到指定地址。

SRIO傳輸模式的多樣性在數(shù)據(jù)傳輸靈活性設(shè)計(jì)中也起到關(guān)鍵作用。C6678集成的標(biāo)準(zhǔn)1X/4X Rapid I/O接口，最多可支持4個(gè)端口，16根差分線(xiàn)同時(shí)工作。根據(jù)設(shè)計(jì)需要通過(guò)PLM Port(n) Path Control Register (PLM_SP(n)_PATH_CTL)配置成相應(yīng)的模式。

對(duì)圖4中的寄存器0～5進(jìn)行配置，配置后的值自動(dòng)加入到包中，實(shí)現(xiàn)SRIO對(duì)數(shù)據(jù)包的讀寫(xiě)操作和門(mén)鈴操作。首先SRIO進(jìn)行初始化，包括使能端口，配置端口工作模式，配置和使能PLL模塊、配置和使能LSU控制單元和MAU控制單元、傳輸通道參數(shù)(包括：設(shè)備ID、數(shù)據(jù)包長(zhǎng)度(length)、大小(size)及傳輸速率)、配置和使能中斷。查詢(xún)鏈路是否連接成功，若未連接成功，則重新初始化SRIO端口，直至鏈路連接成功，成功連接后，則可進(jìn)行讀操作和門(mén)鈴操作。

通過(guò)寫(xiě)操作FPGA一次向DSP的共享存儲(chǔ)區(qū)內(nèi)寫(xiě)入長(zhǎng)度為2×length個(gè)包，每個(gè)數(shù)據(jù)包發(fā)送完成后，F(xiàn)PGA同時(shí)會(huì)向DSP發(fā)送一個(gè)Doorbell包， DSP觸發(fā)DOOEBELL[0]_ICSR中的第1位產(chǎn)生一個(gè)中斷請(qǐng)求。當(dāng)FPGA寫(xiě)完length個(gè)包時(shí)，DSP根據(jù)doorbell info計(jì)數(shù)，通過(guò)讀操作開(kāi)始讀取數(shù)據(jù)，同時(shí)，SRIO繼續(xù)寫(xiě)下一個(gè)length的數(shù)據(jù)，如此便配置成乒乓機(jī)制，保證DSP在處理數(shù)據(jù)時(shí)SRIO仍可繼續(xù)工作，傳輸數(shù)據(jù)和處理數(shù)據(jù)的最大效率。同時(shí)，DSP每次會(huì)在第length-1個(gè)包時(shí)對(duì)數(shù)據(jù)參數(shù)進(jìn)行修改，F(xiàn)PGA則在第length個(gè)包根據(jù)參數(shù)修改下次發(fā)送的數(shù)據(jù)長(zhǎng)度和大小并執(zhí)行，實(shí)現(xiàn)DSP與FPGA間海量數(shù)據(jù)靈活傳輸。

3 FPAG端的SRIO設(shè)計(jì)

RapidIO的三層協(xié)議通過(guò)Xilinx公司提供的RapidIO IP核來(lái)實(shí)現(xiàn)，RapidIO IP核為用戶(hù)生成了SRIO的時(shí)鐘管理、復(fù)位控制以及封裝好的邏輯層用戶(hù)接口，用戶(hù)只需根據(jù)設(shè)計(jì)要求選擇適合的接口類(lèi)型。基于IP核設(shè)計(jì)的用戶(hù)接口邏輯的主要功能是將FPGA內(nèi)部數(shù)據(jù)流按照SRIO IP核的接口時(shí)序要求形成發(fā)送數(shù)據(jù)，并通過(guò)兩級(jí)寫(xiě)FIFO組成數(shù)據(jù)包[6]。

FPGA通過(guò)SRIO傳輸數(shù)據(jù)時(shí)，首先使能鏈路初始化信號(hào)，將FIFO阻塞信號(hào)拉低，在SRIO的ireq接口時(shí)序srio_ireq中的數(shù)據(jù)有效標(biāo)志位txIniDv和數(shù)據(jù)長(zhǎng)度有效信號(hào)txLenEn使能后，用戶(hù)接口user_interface開(kāi)始緩存待發(fā)送數(shù)據(jù)。同時(shí)，IP核接口在等待ireq_tvalid信號(hào)的使能后，開(kāi)始發(fā)送IP核接口數(shù)據(jù)。

4 測(cè)試結(jié)果

基于某雷達(dá)信號(hào)處理平臺(tái)， C6678配置SRIO端口工作模式為1×4x，單個(gè)數(shù)據(jù)包大小為64×400 bit，一次發(fā)送數(shù)據(jù)為20個(gè)數(shù)據(jù)包。通過(guò)Chipscope工具觀(guān)測(cè)到SRIO傳輸狀態(tài)如圖5所示。

圖5 Chipscope觀(guān)測(cè)SRIO傳輸狀態(tài)

在CCS5.2 Memory Rendering Brower觀(guān)測(cè)C6678通過(guò)SRIO讀取的數(shù)據(jù)，用Graph繪制成圖，如圖 6所示。

圖6 CCS觀(guān)測(cè)讀取的數(shù)據(jù)

5 結(jié)束語(yǔ)

本文設(shè)計(jì)的基于TMS320C6678的SRIO接口設(shè)計(jì)，高效實(shí)現(xiàn)了DSP與FPGA間實(shí)時(shí)大數(shù)據(jù)傳輸；配置了豐富的參數(shù)接口，可依據(jù)設(shè)計(jì)需要，在不停止SRIO接口的情況下，在任意時(shí)刻配置傳輸數(shù)據(jù)的長(zhǎng)度及大小，大幅提高了基于DSP+FPGA架構(gòu)的雷達(dá)信息處理平臺(tái)數(shù)據(jù)傳輸?shù)撵`活性，簡(jiǎn)單易操作。該設(shè)計(jì)成功應(yīng)用于某雷達(dá)項(xiàng)目，獲得了用戶(hù)的認(rèn)可。

[1] 李國(guó)平.基于多核DSP的雷達(dá)信號(hào)處理板研制[D].南京:南京航空航天大學(xué),2012.

[2] 俞健,周維超,劉坤.DSP與FPGA的SRIO互連設(shè)計(jì) [J].光電技術(shù)應(yīng)用,2012,33(6):902-905.

[3] 姜宏旭,劉亭杉,李輝勇,等.FPGA+DSP異構(gòu)視頻處理系統(tǒng)中基于SRIO的數(shù)據(jù)高效傳輸方法[J].計(jì)算機(jī)學(xué)報(bào),2015,38(6):1119-1130.

[4] 李波. TMS320C6455高速串行接口SRIO的設(shè)計(jì)與實(shí)現(xiàn)[D].成都:電子科技大學(xué),2014.

[5] SPRUGW.KeyStone architecture serial rapid IO user guide[M].USA:Texas Instruments,2011.

[6] 張強(qiáng).串行RapidIO互連系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)[D].南京:南京理工大學(xué),2013.

Design of SRIO Interface Based on TMC320C6678

DIAO Dandan1,WANG Xiaodong2

(1. Department of Measurement and Control Radar, 27th Research Institute of CETC, Zhengzhou 450047, China;2. Department of Missile, Air Defense Forces College of China PLA, Zhengzhou 450052, China)

An SRIO interface design based on the TMC320C6678 is proposed for real-time high speed transmission of large number of data between chips. The design of data transmission with arbitrary length is implemented by configuring rich interfaces on DSP without stopping running SRIO. Practical engineering verifies that real-time, efficient, and flexible transmission is implemented between the DSP and FPGA.

TMS320C6678; SRIO; FPGA

2016- 06- 13

刁丹丹(1984-)，女，碩士，工程師。研究方向：雷達(dá)信號(hào)處理及數(shù)據(jù)處理。

10.16180/j.cnki.issn1007-7820.2017.05.030

TN911

A

1007-7820(2017)05-110-03