虞昊迪

摘要：本文提出一種脈沖信號(hào)參數(shù)測(cè)量?jī)x的設(shè)計(jì)方案，介紹以FPGA作為控制核心，實(shí)現(xiàn)脈沖信號(hào)的幅值、頻率、占空比、上升與下降時(shí)間參數(shù)測(cè)量。本方案測(cè)量信號(hào)參數(shù)的方法是將待測(cè)信號(hào)經(jīng)過電阻分壓，精密半波整流，ADC直接對(duì)運(yùn)放輸出端進(jìn)行采樣，從而測(cè)得信號(hào)幅值。待測(cè)信號(hào)通過高速電壓比較器分別與10%、90%峰值比較，比較結(jié)果送FPGA，利用FPGA的定時(shí)計(jì)數(shù)功能，獲得頻率值、占空比以及脈沖信號(hào)上升、下降時(shí)間tr。

關(guān)鍵詞：脈沖信號(hào)參數(shù)測(cè)量?jī)x；FPGA；信號(hào)發(fā)生器

中圖分類號(hào)：TM935.4 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1007-9416（2017）03-0173-03

Abstract：This paper presents a design of pulse parameters tester programme， introduction to FPGA is used to control， achievement of pulse amplitude， frequency， duty cycle， rise and fall time measurement. Measuring method of signal parameters of this programme is to signal to be measured resistance voltage， precision half-wave rectifier， ADC sampling the op-amp output terminal directly， which measured signal amplitude. Signals to be detected by a high-speed voltage comparator separately compared with the peak 10%， 90%， comparing results to FPGA， FPGA timer counting function， access to frequency， duty cycle and the pulse rise and fall time tr。

Key Words：Pulse Parameter tester； FPGA； Signal Generator

脈沖參數(shù)測(cè)試儀是在信號(hào)類常用的一種儀器，用它可以測(cè)量峰峰值、有效值、頻率、上升沿和下降沿時(shí)間、占空比等。大型臺(tái)式的測(cè)試儀功能比較齊全，而手提便攜式的功能還沒那么完善且生產(chǎn)數(shù)量較少，測(cè)量精度也沒有臺(tái)式的高?，F(xiàn)在最便攜式的測(cè)量?jī)x器普遍用的就是萬用表，它可以測(cè)量直流電壓、電阻、電流、電容等。本設(shè)計(jì)采用FPGA作為主控芯片，以整形電路、控制電路、顯示電路三大模塊為基礎(chǔ)，設(shè)計(jì)出測(cè)量峰峰值、頻率、占空比、上升沿和下降沿時(shí)間的參數(shù)的脈沖參數(shù)測(cè)試儀。本文主要介紹了三大模塊電路，并對(duì)相應(yīng)的硬軟件設(shè)計(jì)思路方法進(jìn)行闡述。

1 方案理論分析

我們?cè)O(shè)計(jì)的脈沖信號(hào)測(cè)量?jī)x主要分為以下幾個(gè)部分：精密整流半波電路、電壓比較器、FPGA控制系統(tǒng)以及LCD顯示。本設(shè)計(jì)中的核心是由FPGA構(gòu)成的控制系統(tǒng)，ADC通過對(duì)THS3001輸出端口進(jìn)行電壓采樣，測(cè)量信號(hào)電壓幅度。FPGA內(nèi)部的計(jì)數(shù)定時(shí)功能來完成待測(cè)信號(hào)頻率、占空比以及脈沖上升時(shí)間的測(cè)量。

信號(hào)參數(shù)測(cè)量?jī)x。

本方案主要以FPGA為核心控制系統(tǒng)，利用FPGA的硬件計(jì)數(shù)功能來實(shí)現(xiàn)信號(hào)參數(shù)的測(cè)量，并且利用FPGA把測(cè)出的數(shù)據(jù)送到LCD顯示。其原理框圖如圖1所示。

方案的核心器件是FPGA，在高速環(huán)境下，F(xiàn)PGA比單片機(jī)更加適用，且使用FPGA大大降低硬件電路的復(fù)雜程度，減小體積，使電路的工作也更加穩(wěn)定可靠?？垢蓴_和速度上，F(xiàn)PGA比單片機(jī)更有優(yōu)勢(shì)。

2 硬件電路設(shè)計(jì)

2.1 主控芯片的選擇

FPGA用的是功能強(qiáng)大的Altera公司的Cyclone IV FPGA（含22，320邏輯單元），有32 MB的SDRAM，2 KB的EEPROM和64 Mb的串行配置存儲(chǔ)設(shè)備。DE0-Nano是用Cyclone IV FPGA設(shè)計(jì)的緊密型開發(fā)平臺(tái)，有著的一系列接口，包括 2 個(gè)可用于擴(kuò)展的外接的 GPIO 在內(nèi)，板載的存儲(chǔ)設(shè)備包含有同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（SDRAM）和電可擦除只讀存儲(chǔ)器（EEPROM），可用于較大容量的數(shù)據(jù)存儲(chǔ)和幀緩沖，同時(shí)也配置有一般用戶頻繁使用的 LED 指示燈和按鍵等外圍設(shè)備。

2.2 精密半波整流電路

本方案的精密半波整流電路是使用運(yùn)放THS3001和二極管2AP9實(shí)現(xiàn)的。

待測(cè)信號(hào)通過電阻分壓，將1/3信號(hào)電壓送到THS3001的同相端。電阻和兩個(gè)二極管接在反饋回路，構(gòu)成精密半波整流電路。對(duì)輸入信號(hào)進(jìn)行半波整流。ADC在輸出端進(jìn)行電壓采樣，并將該信息送入到FPGA進(jìn)行處理。

2.3 LMV7219M5電壓比較電路

本設(shè)計(jì)的電壓比較電路采用LMV7219M5，該芯片是一款低功耗、高速電壓比較器內(nèi)部遲滯，推＼拉軌到軌輸出。電路使用兩個(gè)LMV7219M5，分別對(duì)0.5Vm與0.9Vm進(jìn)行比較。將基準(zhǔn)電壓與待測(cè)信號(hào)分別輸入LMV7219M5的反相端和正相端，通過兩個(gè)輸入端的電壓比較，決定輸出端口的電平高低，將其高低電平信息送至FPGA的相對(duì)應(yīng)的管腳。

2.4 THS3001運(yùn)算放大電路

FPGA產(chǎn)生3.3v，1MZ的脈沖信號(hào)，送到THS3001運(yùn)放同相輸入端，THS3001具有高達(dá)6500v/μs的轉(zhuǎn)換速率，420mhz的-3db帶度和良好的帶內(nèi)平坦度，在110mhz時(shí)，增益僅下降0.1db；大信號(hào)應(yīng)用時(shí)具有40ns的建立時(shí)間；差分增益誤差小于0.01%，差分相位誤差小于0.02%；非線性失真小于-96db；電源電壓可在±4.5～±15v之間選擇，單電源工作時(shí)可在9～30v之間使用；輸出電壓最大可達(dá)±12v。ths3001的最大共模輸入電壓可接近±vcc，最大差模輸入電壓可達(dá)±6v，最大輸出電源達(dá)100ma，經(jīng)過運(yùn)放放大達(dá)到5V的輸出幅度。

3 程序設(shè)計(jì)

3.1 程序設(shè)計(jì)框圖

3.2 顯示程序

本設(shè)計(jì)采用12864顯示屏，顯示內(nèi)容為128*64，相比與只能顯示英文和數(shù)字的1602，12864能顯示多行漢字，方便將需要的數(shù)據(jù)能顯示在一個(gè)屏幕上.顯示程序采用定時(shí)器自動(dòng)掃描，定時(shí)將FPGA采集到的數(shù)據(jù)顯示在顯示屏上，并可開關(guān)背光燈。

3.3 數(shù)據(jù)采集程序

頻率測(cè)量采用的是計(jì)數(shù)法。這是指在一定的時(shí)間間隔T內(nèi)，對(duì)輸入的周期信號(hào)脈沖計(jì)數(shù)為N，則信號(hào)的頻率為F= N /1。測(cè)量的相對(duì)誤差為I/N x100 。脈沖信號(hào)占空比，脈沖信號(hào)幅度和脈沖信號(hào)上升時(shí)間和頻率的測(cè)量方法類似，這里就不再進(jìn)行累述。

4 測(cè)試方案與測(cè)試結(jié)果

4.1 測(cè)試方案

（1）電路測(cè)試 將設(shè)計(jì)好的電路在仿真軟件上進(jìn)行仿真運(yùn)行，通過分析仿真結(jié)果，調(diào)整各個(gè)參數(shù)的設(shè)置，優(yōu)化電路結(jié)構(gòu)。

（2）軟件仿真測(cè)試 將主邏輯在電腦上編譯運(yùn)行，檢查輸出結(jié)果及動(dòng)作時(shí)序。

（3）硬件軟件聯(lián)調(diào) 將燒錄好固件的FPGA連接至電路部分，并以標(biāo)準(zhǔn)脈沖作為被測(cè)信號(hào)輸入，檢查L(zhǎng)CD顯示的各個(gè)參數(shù)是否符合要求。

4.2 測(cè)試結(jié)果及分析

4.2.1 頻率測(cè)量結(jié)果

在輸入電壓為5V，占空比為50%，脈沖信號(hào)上升時(shí)間為200ns（如表1）。

4.2.2 占空比測(cè)量結(jié)果

在輸入頻率為1MHZ，電壓為5V，脈沖信號(hào)上升時(shí)間為200ns（如表2）。

4.2.3 電壓幅值測(cè)量結(jié)果

在輸入信號(hào)頻率為1MHZ，占空比為50%，脈沖信號(hào)上升時(shí)間為200ns（如表3）。

4.2.4 脈沖信號(hào)上升時(shí)間測(cè)量結(jié)果

在輸入信號(hào)頻率為1MHZ，占空比為50%，電壓為5V（如表4）。

4.2.5 信號(hào)發(fā)生器參數(shù)測(cè)量

信號(hào)發(fā)生器所產(chǎn)生的信號(hào)頻率為1MHZ，幅度為4.99V，脈寬時(shí)間為100ns， 上升時(shí)間為16ns，過沖為2%。

5 結(jié)語

通過上述測(cè)量值與實(shí)際值的對(duì)比可以得出，本設(shè)計(jì)制作的脈沖參數(shù)測(cè)量?jī)x和信號(hào)發(fā)生器的精度較高，穩(wěn)定性能較好，適合用作便攜式脈沖測(cè)量?jī)x且該設(shè)計(jì)成本較低，非常適用于工業(yè)。

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