吳 旭,王東輝,楊元元

(中國電子科技集團公司 第四十五研究所，北京 100176)

基于FPGA的CMP電渦流終點檢測裝置設(shè)計

吳 旭,王東輝,楊元元

(中國電子科技集團公司 第四十五研究所，北京 100176)

為實現(xiàn)對晶圓表面金屬層的化學機械拋光(CMP)過程中的終點檢測和對拋光速率進行監(jiān)控的要求，設(shè)計了一種基于電渦流測量原理的測量裝置;該裝置以FPGA器件作為控制核心，由其控制高速D/A轉(zhuǎn)換器生成正弦交流信號，并驅(qū)動測量電橋;由于測量線圈產(chǎn)生的交變磁場在晶片金屬薄膜上產(chǎn)生電渦流，引起測量線圈的阻抗發(fā)生變化;通過測量相應(yīng)的阻抗變化產(chǎn)生的信號，可以計算出相應(yīng)的晶片表面金屬薄膜的厚度;實驗表明該裝置可以滿足對晶圓表面100～1 000 nm厚度金屬層的測量要求。

電渦流；化學機械拋光；鎖定放大器；FPGA

0 引言

化學機械拋光(CMP)設(shè)備在對晶圓表面的互聯(lián)銅薄膜層拋光時，銅薄膜層厚度由500 nm左右不斷去除到100～200 nm左右時結(jié)束拋光，再由后道工序繼續(xù)加工。同時在其拋光過程中需要在線測量晶圓的不同區(qū)域處薄膜層的去除率及均勻性，以便精確控制拋光過程中的工藝參數(shù)和拋光時間。因此，在對于互聯(lián)銅薄膜層的拋光過程中，對晶片表面的銅薄膜層厚度進行準確實時的測量，是保證晶片加工質(zhì)量，滿足IC制造工藝要求的一項關(guān)鍵技術(shù)。

通常金屬薄膜層的厚度測量主要有光學干涉法、電渦流測量法、四探針法、X射線法以及臺階法等，受測量精度、測量環(huán)境以及成本等各種條件限制，電渦流測量法相對于其它各種測量方式，具有測量精度高、成本較低、非接觸測量對加工晶片不會造成損傷、響應(yīng)速度高可滿足在線實時測量的要求等優(yōu)勢，可以滿足項目對于CMP設(shè)備中對于晶片表面銅膜厚度的測量要求。因此，根據(jù)以上要求，本課題開展了用于CMP設(shè)備對于晶片表面金屬薄膜厚度測量的電渦流測量裝置的研發(fā)設(shè)計工作。

1 檢測裝置結(jié)構(gòu)及原理

根據(jù)電磁學原理，當金屬物體處于交變磁場內(nèi)時，由于交變磁場激發(fā)的感應(yīng)電動勢在金屬內(nèi)產(chǎn)生感應(yīng)電流，此電流在導體內(nèi)閉合，稱為電渦流，如圖1所示。而電渦流產(chǎn)生的磁場又會與產(chǎn)生原磁場的電路產(chǎn)生互感作用，使得原磁場產(chǎn)生電路的電參數(shù)發(fā)生變化。

根據(jù)電磁學理論，可以得到產(chǎn)生交變磁場的激勵線圈受到磁場中銅金屬內(nèi)電渦流的影響時其等效阻抗[1]為：

圖1 電渦流產(chǎn)生原理示意圖

其中:R1和L1分別為激勵線圈的電阻和電感量，R2和L2是銅膜上感應(yīng)的電渦流的等效電阻和電感，并且R2與被測金屬的種類和厚度有關(guān)，M為互感系數(shù)，與線圈形狀、尺寸及線圈與銅膜之間的距離等有關(guān)，ω為交變信號的角頻率。 對于特定的檢測目標，并且線圈和測量裝置安裝完成后，線圈阻抗Z的變化量主要由其磁場中的銅膜厚度決定。因此，測量激勵線圈的阻抗值，可以計算出相應(yīng)的被測銅膜的厚度值。

2 測量裝置

相對于普通的電渦流測量薄膜厚度的儀器和裝置，由于晶片表面的銅膜厚度通常不到1 000nm，其表面電渦流的等效電阻R2非常小，因此造成的驅(qū)動線圈上的阻抗變化量非常小。為了提高靈敏度，滿足對于晶片上銅膜厚度的測量要求，本課題采用了交流電橋和基于FPGA的正交矢量型數(shù)字式鎖定放大器實現(xiàn)對驅(qū)動線圈阻抗微小變化量的檢測和放大[2]。

2.1 線圈驅(qū)動電路與交流測量電橋

以交流阻抗測量電橋電路對驅(qū)動線圈上的阻抗變化量進行測量，電路原理圖如圖2所示，以穩(wěn)定頻率和幅值的交流電源VSIN作為信號源，并由Q1進行功率放大后驅(qū)動阻抗測量電橋。

圖2 電渦流膜厚測量電橋示意圖

阻抗測量電橋由R4～R7、微調(diào)電阻器VR1以及兩支相同的線圈L1和L2構(gòu)成，其中VR1為調(diào)整元件，調(diào)整VR1使得在無電渦流效應(yīng)時電橋的輸出信號幅值為最小值。電路調(diào)整完成后，左側(cè)測量臂的參數(shù)固定。而在測量過程中，由于電渦流效應(yīng)的影響，引起電橋右側(cè)測量線圈上的L2和Rx2發(fā)生改變，使其對應(yīng)的測量線圈的阻抗值發(fā)生改變，破壞電橋的平衡條件，輸出與交流信號源同頻率的測量信號Vx，其幅值及與信號源的相位差與阻抗的變化量相關(guān)：

其中:Ra為測量電橋左側(cè)上臂R4、R6與VR1左側(cè)部分的等效電阻值，Rb為測量電橋右側(cè)上臂R5、R7與VR1右側(cè)部分的等效電阻值，Z1為參考線圈的等效阻抗Z1=jω*L1+Rx1，Zx為無電渦流效應(yīng)時測量線圈的等效阻抗Zx=jω*L2+Rx2，當有電渦流效應(yīng)時，測量線圈的阻抗為Zx+ΔZx，選擇合適的電路參數(shù)值，使得R4=R5，R6=R7，參考線圈和測量線圈采用相同參數(shù)的元件，理想情況下有R=Ra=Rb，Z=Z1=Zx，L1=L2，Rx1=Rx2，在上述條件下，并且當ΔZx<

2.2 交流信號源及數(shù)字鎖定放大器

由于設(shè)備需要在對晶圓拋光過程中進行在線測量，可能會受到設(shè)備上的伺服電機、電磁閥等電氣元件的干擾，為了提高測量裝置的抗干擾能力和性噪比，使用了鎖定放大器對測量信號進行放大。同時，為了簡化電路設(shè)計、提高測量裝置的可靠性、穩(wěn)定性以及測量精度和靈活性，測量裝置采用了基于CycloneIV系列EP4CE15F17I7N型FPGA器件和高速A/D、D/A器件的數(shù)字式交流信號源和鎖定放大器，整個測量裝置的工作原理如圖3所示。

圖3 數(shù)字式電渦流膜厚測量裝置控制器示意圖

數(shù)字式正交鎖定放大器，包括FPGA主控器件及外圍電路，根據(jù)設(shè)定的交變信號的頻率f，生成相關(guān)的正弦序列{r1(n)}和與之正交的余弦序列{r2(n)},由所述正弦序列{r1(n)}經(jīng)轉(zhuǎn)換形成輸出序列后輸出到D/A轉(zhuǎn)換器中產(chǎn)生頻率為f的正弦信號，由該正弦交流信號源經(jīng)過濾波和功率放大電路后輸入至圖2所示的射頻變壓器T1以驅(qū)動阻抗測量電橋，同時接收從阻抗測量電橋中輸出的檢測信號，經(jīng)放大濾波后，再由A/D轉(zhuǎn)換器采集后形成檢測信號序列{x(n)},該檢測信號序列{x(n)}分別與存儲的正弦序列{r1(n)}和余弦序列{r2(n)}進行預(yù)先設(shè)定長度W的相乘和累加運算，得到數(shù)字式正交鎖定放大器的同相輸出信號I和正交輸出信號Q:

其中:K值為滿足所需數(shù)據(jù)有效位數(shù)的設(shè)定系數(shù)，r1(i)和r2(i)分別為{r1(n)}和{r2(n)}周期性擴展序列。對于鎖定放大器中的乘法器和累加器等器件，直接使用FPGA內(nèi)嵌的硬件乘法器和QuartusII軟件中提供的相關(guān)IP核來實現(xiàn)。

上述數(shù)字式正交鎖定放大器生成的正弦序列{r1(n)}和余弦序列{r2(n)}為固定長度為N的數(shù)組，在控制信號源輸出時，依次循環(huán)輸出正弦序列{r1(n)}的值，并通過改變頻率控制參數(shù)，改變工作頻率，從而改變輸出的正弦交流信號源的頻率[3]，為了保證輸出波形的質(zhì)量，減少諧波分量，應(yīng)該滿足序列長度N>20。

由于測量對象為超薄厚度的金屬薄膜，為了提高信噪比，滿足測量精度的要求，交流驅(qū)動源的頻率較高，通常為f≥1MHz的正弦波信號。為了輸出較為理想的正弦波形并采集相應(yīng)頻率的測量信號，所需的D/A和A/D轉(zhuǎn)換器的工作頻率fs=f*N很高，因此系統(tǒng)使用了14bit、125MSPS的高速D/A轉(zhuǎn)換器AD9764ARU和雙通道12bit、80MSPS的高速A/D轉(zhuǎn)換器ADC12DL080CIVS芯片，由FPGA控制A/D和D/A轉(zhuǎn)換器的I/O接口，控制其進行波形輸出和數(shù)據(jù)采集。

使用FPGA可以靈活方便的構(gòu)建所需的信號發(fā)生器，由存儲器存儲生產(chǎn)的一個周期內(nèi)數(shù)據(jù)長度為N的正弦函數(shù)的數(shù)字化波形量值正弦序列{r1(n)}，并采用一個M位的二進制計數(shù)器作為地址發(fā)生器，正弦波信號的數(shù)據(jù)存儲器的地址由地址發(fā)生器的輸出控制，輸出頻率為fs/N的正弦波，fs為FPGA器件的工作頻率。為實現(xiàn)AD9764D/A轉(zhuǎn)換器所需數(shù)據(jù)類型的轉(zhuǎn)換，通過加法器將正弦序列{r1(n)}疊加一個常數(shù)c后形成輸出序列{y(n)},輸出到D/A轉(zhuǎn)換器，即可生成所需正弦波信號，如圖4所示。

圖4 正弦波信號發(fā)生器示意圖

2.3 嵌入式Nios II系統(tǒng)模塊

NiosII軟核CPU是Altera公司開發(fā)的基于Cyclone系列FPGA的嵌入式軟核處理器。該處理器采用哈佛結(jié)構(gòu)，采用Avalon總線連接各種功能模塊，可由用戶自己根據(jù)實際需求裁剪硬件和配置參數(shù)，具有非常好的靈活性，可操作性和強大的處理能力。結(jié)合豐富的外設(shè)、專用指令和硬件加速單元創(chuàng)建可編程片上系統(tǒng)(SOPC)解決方案，可以很方便地構(gòu)建各種數(shù)據(jù)采集和信號處理系統(tǒng)[4-6]。

通過NiosII模塊通過PIO端口與數(shù)據(jù)采集與乘法器、累加器、PLL時鐘模塊等功能單元連接，共同構(gòu)建完整的測量系統(tǒng)。

圖5 NiosII系統(tǒng)及功能單元

由NiosII構(gòu)建的CPU單元控制信號發(fā)生器單元以及數(shù)據(jù)采集、鎖定放大器的乘法器和累加器的工作，并將鎖定放大器輸出的同相輸出信號I和正交輸出信號Q讀取后計算出測量信號的幅值V和相位差θ:

完成上述運算，并進一步完成后續(xù)計算和數(shù)據(jù)處理后，可以根據(jù)上位機的指令或者設(shè)置的工作條件輸出相應(yīng)的測量結(jié)果。

3 實驗與分析

采用上述膜厚測量裝置，我們對表面鍍有不同厚度銅薄膜層的晶片進行了測試，A/D和D/A轉(zhuǎn)換器的時鐘與數(shù)據(jù)采集/轉(zhuǎn)換頻率為75 MHz，周期內(nèi)數(shù)據(jù)長度為N=32，相應(yīng)的驅(qū)動電橋交流電源的頻率為2.34 MHz，被測晶圓表面銅膜厚度分別為：81.3 nm、175.8 nm、272 nm、373.5 nm、525 nm、648.8 nm、772.7 nm、895.5 nm和972.7 nm，在提離高度D分別為D=3 mm、D=4 mm、D=5 mm和D=6 mm時，進行測試得到結(jié)果如圖6所示。

圖6 測試結(jié)果圖

由圖6可知，輸出信號的幅值隨著測量探頭提離高度的增加而減小，同時，信號幅值隨著銅膜厚度的增加而增大，但是幅值-膜厚對數(shù)值之間近似滿足線性關(guān)系。信號相位差也隨著銅膜厚度的增加而增大，信號相位差-膜厚對數(shù)值之間也具有較好的線性關(guān)系，提離高度的變化對于相位差的影響相對較小。

根據(jù)上述分析，以測量信號的幅值V和相位θ作為變量，對金屬膜厚度進行回歸分析，即：

lnh=f(V,θ)

可以計算出晶圓表面的薄膜厚度h，其中，當f為關(guān)于變量V與θ的多項式時，在100～500 nm的范圍內(nèi)，測量精度可以達到10 nm以內(nèi)，完全滿足目前CMP設(shè)備加工晶片的要求。

4 結(jié)論

本文主要研究了晶圓加工中的幾何參數(shù)的納米精度在線測量的原理、方法和測量儀器。針對CMP中晶圓表面的金屬膜厚的高精度快速在線和離線檢測技術(shù)的要求，設(shè)計了一種基于FPGA器件的數(shù)字化的電渦流超薄金屬薄膜膜厚測量裝置，相比于國內(nèi)外的同類CMP拋光電渦流終點檢測裝置[7-8]，具有數(shù)字化程度高、低功耗、電路結(jié)構(gòu)簡單、精度高等優(yōu)點，并通過實驗驗證了在不同提離高度對測量數(shù)據(jù)的影響，實驗表明，在正常的提離高度變化范圍內(nèi)(3～5 mm)，測量數(shù)據(jù)都具有足夠的信噪比和較高的測量精度，并具有很強的靈活性和抗干擾能力，能夠滿足設(shè)備高精度在線測量的要求。

[1] 徐科軍.傳感器與檢測技術(shù)[M].2版.北京：電子工業(yè)出版社，2008.

[2] 高晉占.微弱信號檢測[M].北京：清華大學出版社，2004.

[3] 周潤景，圖 雅，張麗敏.基于Quartus II的FPGA/CPLD數(shù)字系統(tǒng)設(shè)計實例[M].北京：電子工業(yè)出版社，2007.

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Design of the Eddy Current End Point Detection Instrument During CMP Process Based on FPGA

Wu Xu，Wang Donghui，Yang Yuanyuan

(45thResearch Institute of CETC, Beijing 100176, China)

A Eddy current measuring instrument is designed for end point detection and monitoring the removal rate of metal layer on wafer during chemical and mechanical planarization process. The sine signal generated by high speed D/A convertor the FPGA device controlled drives the circuit bridge. The impedance of the coil changes because of the effect of eddy current the alternate magnetic field of measurement coil induced. The signal produced by the impedance changing of the coil is measured and the thickness of the metal on wafer is computed. The thickness of metal film on wafer is measured with the signal of coil impedance being acquired. The experimental result indicate this instrument is able to measure the 100～1000nm metal film on wafer.

eddy current; chemical mechanical planarization; lock-in amplifier；FPGA

2016-11-03；

2016-12-02。

02重大科技專項(2015ZX02101)。

吳 旭(1975-),男，四川成都人，碩士研究生，高級工程師，主要從事精密測量及運動控制技術(shù)研究。

1671-4598(2017)04-0028-03

10.16526/j.cnki.11-4762/tp.2017.04.009

TP274

A