吳正洋,馬游春*,王悅凱,姜 德,王曉娟

(1.中北大學(xué)電子測試技術(shù)國家重點實驗室,太原 030051;2.儀器科學(xué)與動態(tài)測試教育部重點實驗室,太原 030051)

一種可任意擴展的多路級聯(lián)采集電路設(shè)計*

吳正洋1,2,馬游春1,2*,王悅凱1,2,姜 德1,2,王曉娟1,2

(1.中北大學(xué)電子測試技術(shù)國家重點實驗室,太原 030051;2.儀器科學(xué)與動態(tài)測試教育部重點實驗室,太原 030051)

在長距離需要對多路數(shù)據(jù)進行采集的情況下,提出了一種基于FPGA的多路級聯(lián)式采集系統(tǒng)。本系統(tǒng)以FPGA為核心,實現(xiàn)對各路采集單元的命令控制和數(shù)據(jù)傳輸控制,并且各采集單元相互獨立、所采集的數(shù)據(jù)單獨存儲。實驗測試結(jié)果表明,各路采集數(shù)據(jù)能夠可靠傳輸?shù)阶x數(shù)單元。各采集單元以級聯(lián)方式連接,可在采集點自由增減采集單元,實現(xiàn)任意路數(shù)據(jù)的采集與存儲。

數(shù)據(jù)采集;任意擴展;級聯(lián);FPGA

在數(shù)據(jù)時代,數(shù)據(jù)采集已經(jīng)遍及了各個領(lǐng)域,尤其是多路采集在工程上應(yīng)用極為廣泛。在許多測控系統(tǒng)中,經(jīng)常會需要對多路信號進行采集、傳輸、存儲與處理[1]。目前常用的多路采集系統(tǒng)主要是由讀數(shù)單元與多個采集單元直接連接,由讀數(shù)單元同時接受多路數(shù)據(jù),并且通常需要對多個信號進行實時采集,同時為了保證數(shù)據(jù)的一致性,必須同時對數(shù)據(jù)進行采樣[2]。這樣不僅對讀數(shù)單元要求較高,而且線路復(fù)雜,當(dāng)各采集點之間的距離較遠時,長線連接也降低了傳輸?shù)目煽啃訹3]。

級聯(lián)連接是一種在網(wǎng)絡(luò)上常用的連接方式,將兩臺或兩臺以上的交換機通過一定的方式相互連接,根據(jù)需要,多臺交換機可以以多種方式進行級聯(lián)。多臺設(shè)備的級聯(lián)一般形成總線型、樹型和星型的級聯(lián)結(jié)構(gòu)。在實際應(yīng)用中,這種連接方式的優(yōu)點在于:當(dāng)終端機的數(shù)量發(fā)生變化時,可任意的調(diào)配終端,而無需對主機進行調(diào)整。

本文提出的多路采集方案就是利用了這一連接方式,將每個采集單元一對一的連接起來,在傳輸數(shù)據(jù)時,并不是每個采集單元直接向讀數(shù)單元發(fā)送數(shù)據(jù),而是通過層級傳輸?shù)姆绞?最終傳輸?shù)阶x數(shù)單元。并且每個采集單元相互獨立,均配備有獨立的FLASH芯片,不依賴讀數(shù)單元即可獨立完成高速數(shù)據(jù)的采集,同一時間只能有一個采集單元可以向讀數(shù)單元發(fā)送數(shù)據(jù),讀數(shù)單元輪流接收各個采集單元的數(shù)據(jù),然后將數(shù)據(jù)存儲到U盤中。

1 系統(tǒng)結(jié)構(gòu)

根據(jù)設(shè)備的功能實現(xiàn)和各部分的技術(shù)要求,再結(jié)合通信協(xié)議和設(shè)備的后續(xù)功能擴展需求,對系統(tǒng)關(guān)鍵電路進行了總體設(shè)計。級聯(lián)式多路采集系統(tǒng)結(jié)構(gòu)圖如圖1所示。該系統(tǒng)總體上由讀數(shù)單元、若干個采集單元、信號源和U盤存儲器組成,以FPGA為核心的采集單元完成對模擬信號的采集、處理、緩存與發(fā)送,每個采集單元在硬件上結(jié)構(gòu)相同,讀數(shù)單元同樣以FPGA為核心,完成對信號的接收與存儲,各單元之間以串行的方式傳輸數(shù)據(jù)。為提高系統(tǒng)的可擴展性,還設(shè)計了備用LVDS接口,在需要更高的傳輸速度時使用[4]。

圖1 級聯(lián)式多路采集系統(tǒng)結(jié)構(gòu)圖

2 硬件設(shè)計

系統(tǒng)硬件電路使用Altium Designer09軟件進行設(shè)計,讀數(shù)單元板與采集單元板都采用4層印制電路板。讀數(shù)單元板主要核心電路是FPGA和CH378L外圍架構(gòu)電路和電源模塊電路,采集單元的主要核心電路是FPGA模塊、AD采集模塊、FLASH模塊和電源模塊。

2.1 讀數(shù)單元硬件設(shè)計

為了實現(xiàn)系統(tǒng)的功能,讀數(shù)單元結(jié)構(gòu)主要包含F(xiàn)PGA模塊、CH378L模塊、USB接口以及信號輸入輸出接口。讀數(shù)單元結(jié)構(gòu)圖如圖2所示。

圖2 讀數(shù)單元硬件結(jié)構(gòu)圖

讀數(shù)單元采用Altera公司Cyclone Ⅳ系列的EP4CE15F17C8作為FPGA控制芯片。采用南京沁恒電子有限公司的CH378L芯片作為U盤控制芯片,該芯片內(nèi)置USB固件與海量存儲協(xié)議,能直接將采集的數(shù)據(jù)存儲于大容量U盤中[5],利用CH378L設(shè)計U盤存儲器外圍電路簡單,且成本較低。將U盤作為存儲介質(zhì),以較低的成本實現(xiàn)了海量存儲,同時U盤可方便地拆卸與更換,數(shù)據(jù)交換方便,適用于各種現(xiàn)場應(yīng)用環(huán)境[6]。FPGA與CH378L的電路原理圖如圖3所示。

圖3 FPGA與CH378L連接原理圖

2.2 采集單元硬件設(shè)計

為了后期可任意增減采集單元數(shù)量,每個采集單元采用相同的硬件設(shè)計。采集單元的結(jié)構(gòu)如圖4所示。采集單元電路主要由FPGA模塊、AD芯片、FLASH芯片以及輸入輸出接口組成。設(shè)計時將數(shù)字電源與模擬電源采用分區(qū)覆銅,并用一點接地的布線方式,將數(shù)字地與模擬地有效的隔離開,避免電源和數(shù)字部分對模擬地電位產(chǎn)生浮動和干擾[7]。

圖4 采集單元硬件結(jié)構(gòu)圖

采集單元也采用相同的FPGA芯片;FLASH采用三星公司的K9WAG08U1M,空間大小為1 G×8 bit;AD轉(zhuǎn)換芯片采用ANALOG DEVICES公司的AD7983芯片,該芯片是一個16 bit的模數(shù)轉(zhuǎn)換器,數(shù)字信號以串行的方式輸出到FPGA端口,并以ADR444作為電壓參考芯片,實現(xiàn)AD轉(zhuǎn)換功能,在16 bit的采樣位寬下,可實現(xiàn)2 Mbyte/s的采集速率。AD模塊的電路原理圖如圖5所示。

圖5 AD模塊電路連接

圖6 讀數(shù)單元工作流程圖

3 軟件設(shè)計

系統(tǒng)軟件由讀數(shù)單元控制程序和采集單元控制程序組成,采用VHDL硬件描述語言進行編程。

3.1 讀數(shù)單元軟件設(shè)計

讀數(shù)單元的工作流程圖如圖6所示。初始化完成通訊端口的設(shè)置后,讀數(shù)單元輪流接收各個采集單元的數(shù)據(jù)。讀數(shù)單元發(fā)送對第N個單元進行采集數(shù)據(jù)的命令后,使使能端EN有效,然后開始接收第N個單元的數(shù)據(jù),若數(shù)據(jù)未通過校驗則發(fā)送重新讀取數(shù)據(jù)的命令,完成接收經(jīng)校驗確認數(shù)據(jù)有效后通過USB接口將數(shù)據(jù)存入U盤中,然后開始讀取下一個采集單元的數(shù)據(jù)。

讀數(shù)單元在接收不同采集單元的數(shù)據(jù)時,會在U盤中為每個采集單元建立對應(yīng)名稱的文件,同一個采集單元的數(shù)據(jù)會在該文件中連續(xù)存儲。

3.2 采集單元軟件設(shè)計

采集單元工作流程圖如圖7所示。采集單元初始化后開始采集數(shù)據(jù)并存儲到發(fā)送緩沖區(qū),待接收到讀數(shù)單元發(fā)出的命令,若確認為讀數(shù)命令,則判斷地址,若N等于本機號,并且使能端口EN有效,則采集單元進入發(fā)送數(shù)據(jù)狀態(tài),發(fā)送緩沖區(qū)的數(shù)據(jù)到第N-1號單元;若N小于本機號,則采集單元進入傳輸數(shù)據(jù)狀態(tài),接收第N+1號單元發(fā)送來的數(shù)據(jù)并發(fā)送給第N-1號單元,最后傳輸?shù)阶x數(shù)單元;若N大于本機號,則忽略命令,等待下一條命令到達。

圖7 采集單元工作流程圖

3.3 通信協(xié)議

根據(jù)系統(tǒng)設(shè)計,讀數(shù)單元與采集單元之間的通信協(xié)議自行設(shè)定,命令只由讀數(shù)單元向采集單元發(fā)送,數(shù)據(jù)只由采集單元向讀數(shù)單元發(fā)送,命令幀有請求發(fā)送數(shù)據(jù)、確認發(fā)送成功、請求重發(fā)數(shù)據(jù)這3種形式[8]。命令幀的定義如下:

幀頭命令類型目的地址校驗幀尾1byte1byte1byte1byte1byte

幀頭和幀尾可自行定義,本系統(tǒng)將幀頭設(shè)定為0XF0,將幀尾設(shè)定為0XF8。

命令類型用0X00、0X01、0X02分別表示請求發(fā)送數(shù)據(jù)、確認發(fā)送成功、請求重發(fā)數(shù)據(jù)命令,采集單元中FPGA判斷命令類型的代碼如下:

process(command)

case command is

when“00000000”=>

send_data<=‘1’; --發(fā)送數(shù)據(jù)

when“00000001”=>

datadone<=‘1’; --數(shù)據(jù)已接收并有效

when“00000010”=>

resend_data<=‘1’; --重新發(fā)送上一幀數(shù)據(jù)

when others=>

null;

end case;

end process;

目的地址根據(jù)采集單元的序號進行設(shè)置,如需讓第9個采集單元發(fā)送數(shù)據(jù),則目的地址為0X09,第9號采集單元將進入發(fā)送數(shù)據(jù)狀態(tài),將本機的緩存數(shù)據(jù)發(fā)送到第8號采集單元,第1號到第8號采集單元將進入傳輸數(shù)據(jù)狀態(tài),將TxI端接收的數(shù)據(jù)從TxO端發(fā)出,最后由1號采集單元發(fā)送給讀數(shù)單元。采集單元中FPGA判斷地址的代碼如下:

process(address)

if address=“00001001”then

state<=state1; --進入發(fā)送數(shù)據(jù)狀態(tài)

elsif address<“00001001”then

state<=state2; --進入傳輸數(shù)據(jù)狀態(tài)

else null;

end if;

end process;

最后采用和校驗的方式進行校驗。

4 系統(tǒng)驗證

根據(jù)上述的系統(tǒng)設(shè)計,采用VHDL語言在QuartusⅡ 12.0開發(fā)平臺下進行仿真驗證。利用QuartusⅡ12.0自帶的SignalTapⅡ邏輯分析儀在Altera 的Cyclone Ⅳ器件上進行在線仿真。使采集單元發(fā)送遞增的模擬信號,將讀數(shù)單元的FPGA進行在線仿真得到如圖8的波形圖。

圖8 SignalTapⅡ在線仿真圖

如圖8所示FPGA向CH378L發(fā)送請求,再聲明數(shù)據(jù)長度后開始發(fā)送遞增的模擬信號。

根據(jù)實際驗證,可以看出FPGA向VH378L發(fā)送的數(shù)據(jù)完整有效,實現(xiàn)了采集單元到讀數(shù)單元的可靠傳輸,符合設(shè)計要求。

5 結(jié)束語

本設(shè)計以FPGA為核心,在不需要將每個采集單元都與讀數(shù)單元連接的情況下,使用級聯(lián)的連接方式,將各個采集單元一一串聯(lián)起來,減少了讀數(shù)單元的連接節(jié)點數(shù),并且所有采集單元的結(jié)構(gòu)與電氣連接均相同,在后期遇到需要增減采集點,或者某一采集點需增減采集路數(shù),使用本設(shè)計方案,可以快捷的解決以上問題,在實際工程應(yīng)用中具有一定的實用性。

[1] 岳孝忠,裴東興,王健. 基于USB3.0接口高速數(shù)據(jù)采集系統(tǒng)的設(shè)計[J]. 電子器件,2015,38(1):140-143.

[2] 侯朝勇,胡學(xué)浩,莊童. 基于FPGA的多路同步實時數(shù)據(jù)采集系統(tǒng)[J]. 電子技術(shù)應(yīng)用,2009(10):103-105,108.

[3] 王立恒,任永峰,李圣昆,等. 基于FPGA的多路采集測試系統(tǒng)設(shè)計[J]. 電測與儀表,2009(2):20-24.

[4] 常高嘉,馮全源. 基于FPGA的高速數(shù)據(jù)采集系統(tǒng)的設(shè)計與實現(xiàn)[J]. 電子器件,2012,35:615-618.

[5] 南京沁恒電子有限公司. CH378技術(shù)手冊[S]. 2013(5):1-2.

[6] 向陽,熊瑛,全臘珍. 基于U盤存儲的多通道溫度記錄儀[J]. 機電產(chǎn)品開發(fā)與創(chuàng)新,2009,22(2):51-52,42.

[7] 侯進振,占濤,毛樂山. 基于CH375的智能數(shù)據(jù)采集卡[J]. 現(xiàn)代電子技術(shù),2010(10):143-145.

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Design of Multiple Cascaded Acquisition Circuit Extended Arbitrarily*

WUZhengyang1,2,MAYouchun1,2*,WANGYuekai1,2,JIANGDe1,2,WANGXiaojuan1,2

(1.National Key Laboratory for Electronic Measurement Technology,North University of China,Taiyuan 030051,China; 2.Key Laboratory of Instrument Science and Dynamic Measurement of Ministry of Education,North University of China,Taiyuan 030051,China)

In the case of long-range multi-channel data acquisition,a FPGA-based multi-channel cascaded acquisition system was presented. This system used FPGA as the core to control the command and data transmission of every acquisition unit,the collected data were stored separately. Experimental results showed that,all the collected data could be reliably transmitted to the reading unit. The acquisition unit was connected in cascade mode,it could increase or decrease acquisition unit arbitrarily in the patch,and realize arbitrary ways of data collection and storage.

data acquisition;arbitrary extension;cascade;FPGA

項目來源:國家自然科學(xué)基金項目(61275166);山西省自然科學(xué)基金項目(2014011021-3)

2016-02-25 修改日期:2016-03-12

C:7210

10.3969/j.issn.1005-9490.2017.02.016

TP274.2

A

1005-9490(2017)02-0342-04