孫慧賢，李召瑞，譚月輝，袁 揚(yáng)，尹文龍（軍械工程學(xué)院，石家莊 050003）

野戰(zhàn)有線遠(yuǎn)傳接口測(cè)試信號(hào)源的設(shè)計(jì)與實(shí)現(xiàn)

孫慧賢，李召瑞，譚月輝，袁 揚(yáng)，尹文龍
（軍械工程學(xué)院，石家莊 050003）

針對(duì)野戰(zhàn)有線遠(yuǎn)傳通信接口的測(cè)試需求，設(shè)計(jì)了一種基于xDSL技術(shù)的接口測(cè)試信號(hào)源。以可編程數(shù)字器件（FPGA）為核心，配合通用模擬前端，構(gòu)建可編程和可重配置的硬件接口電路。利用硬件描述語(yǔ)言，完成成幀解幀、加擾解擾、編碼解碼、濾波等功能，實(shí)現(xiàn)HDSL接口電路功能。實(shí)驗(yàn)結(jié)果表明，設(shè)計(jì)的HDSL接口功能實(shí)現(xiàn)正常，允許用戶通過(guò)修改程序代碼和系統(tǒng)輸入來(lái)實(shí)現(xiàn)對(duì)接口的動(dòng)態(tài)配置和維護(hù)更新，有效地解決了以集成芯片為基礎(chǔ)的傳統(tǒng)HDSL接口靈活性差和維護(hù)成本高的問(wèn)題，并為其他信號(hào)接口系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)提供了有益的參考。

野戰(zhàn)有線遠(yuǎn)傳，接口測(cè)試，信號(hào)源，xDSL技術(shù)

0 引言

通信接口測(cè)試是指揮控制系統(tǒng)通信設(shè)備基層級(jí)維修保障的重要組成部分。現(xiàn)役指揮控制系統(tǒng)裝備具有種類多、型號(hào)多、多種技術(shù)體制并存的特點(diǎn)，導(dǎo)致系統(tǒng)傳輸接口種類繁多。現(xiàn)有接口測(cè)試設(shè)備主要采用專用芯片構(gòu)建與被測(cè)接口相同的硬件電路的方法，只能實(shí)現(xiàn)對(duì)某一型號(hào)接口收發(fā)功能測(cè)試，專用性強(qiáng)，功能單一，測(cè)試效率低。

基于xDSL技術(shù)的有線遠(yuǎn)傳通信是目前野戰(zhàn)有線傳輸?shù)闹饕绞剑?］。在xDSL技術(shù)中，高比特率數(shù)字用戶線（High Bit Rate Digital Subscriber Line，HDSL）是野戰(zhàn)通信系統(tǒng)中使用最多的通信接口［2］。目前國(guó)內(nèi)外對(duì)HDSL信號(hào)接口的實(shí)現(xiàn)方法大多是以高度集成化的專用DSL收發(fā)芯片為核心來(lái)構(gòu)建硬件電路，雖然實(shí)現(xiàn)過(guò)程簡(jiǎn)單，但是遠(yuǎn)離了對(duì)HDSL接口底層技術(shù)的分析與實(shí)現(xiàn)，接口靈活性、通用性不足，無(wú)法完成對(duì)多種具有專用協(xié)議的軍用通信接口測(cè)試。

研究在通用硬件平臺(tái)上對(duì)指揮控制系統(tǒng)裝備多種通信接口測(cè)試信號(hào)源的可重構(gòu)設(shè)計(jì)與實(shí)現(xiàn)方法，可增強(qiáng)通信接口測(cè)試的通用型和靈活性，可提高測(cè)試設(shè)備的測(cè)試效率?；诖?，本文針對(duì)野戰(zhàn)有線遠(yuǎn)傳通信接口可重構(gòu)測(cè)試需求，以HDSL接口測(cè)試為例，設(shè)計(jì)了一種通信接口測(cè)試信號(hào)源。該信號(hào)源的總體設(shè)計(jì)采用模塊化思想，以FPGA為核心，配合通用模擬前端，構(gòu)建硬件平臺(tái)，在此基礎(chǔ)上，利用硬件描述語(yǔ)言，完成成幀解幀、加擾解擾、編碼解碼、濾波等功能。

1 系統(tǒng)總體設(shè)計(jì)

系統(tǒng)設(shè)計(jì)過(guò)程中，首先分析HDSL接口標(biāo)準(zhǔn)及其工作的基本原理，然后結(jié)合國(guó)際標(biāo)準(zhǔn)（ITU-T G. 991.1）規(guī)范［3］要求，采用模塊化設(shè)計(jì)思路，設(shè)計(jì)了接口測(cè)試信號(hào)源。

按照ITU-T G.991.1標(biāo)準(zhǔn)，HDSL鏈路以網(wǎng)絡(luò)終端單元（NTU）和線路終端單元（LTU）為核心，輔以信號(hào)再生器（REG）和數(shù)字本地線（DLL），構(gòu)成了完整的HDSL鏈路，其鏈路模型如圖1所示。

圖1HDSL鏈路模型圖

從圖1中可看出，HDSL接口系統(tǒng)的核心部分主要包括用戶/網(wǎng)絡(luò)接口、映射和維護(hù)模塊、公共電路和HDSL收發(fā)器，分別完成信號(hào)的成幀與解幀、擾碼與解擾碼、編碼與解碼和濾波等功能，實(shí)現(xiàn)用戶數(shù)據(jù)和HDSL信號(hào)之間的轉(zhuǎn)換與HDSL信號(hào)的發(fā)送與接收。

為了增強(qiáng)HDSL接口系統(tǒng)的靈活性和重配置能力，根據(jù)HDSL鏈路結(jié)構(gòu)特點(diǎn)，HDSL接口測(cè)試信號(hào)源分為FPGA信號(hào)處理單元和模擬前端兩部分實(shí)現(xiàn)，其中FPGA信號(hào)處理單元實(shí)現(xiàn)對(duì)HDSL數(shù)字?jǐn)?shù)據(jù)的處理，模擬前端實(shí)現(xiàn)數(shù)模/模數(shù)轉(zhuǎn)換和相應(yīng)的濾波功能，接口總體設(shè)計(jì)如圖2所示。

2 FPGA信號(hào)處理單元設(shè)計(jì)

FPGA是當(dāng)前實(shí)現(xiàn)快速數(shù)字系統(tǒng)的主流硬件平臺(tái)，具有強(qiáng)大的數(shù)字信號(hào)處理能力和可重配置能力，能夠?qū)崿F(xiàn)復(fù)雜時(shí)序邏輯功能，以FPGA為硬件平臺(tái)可大大提高HDSL接口的可重配置能力和靈活性，降低接口實(shí)現(xiàn)和升級(jí)成本［4］。本文以Xilinx Spartan-6 FPGA為硬件開(kāi)發(fā)環(huán)境，將FPGA信號(hào)處理單元分為發(fā)送端和接收端兩部分以模塊化進(jìn)行設(shè)計(jì)實(shí)現(xiàn)，下面進(jìn)行詳細(xì)講述。

圖2 HDSL接口測(cè)試信號(hào)源總體設(shè)計(jì)圖

2.1 FPGA信號(hào)處理單元發(fā)送端設(shè)計(jì)

FPGA信號(hào)處理單元發(fā)送端主要功能模塊包括核心幀成幀器、擾碼器、HDSL幀成幀器、2B1Q編碼器和FIR濾波器，負(fù)責(zé)對(duì)用戶數(shù)據(jù)實(shí)現(xiàn)成幀、擾碼、編碼和低通濾波等功能，將用戶數(shù)據(jù)轉(zhuǎn)換成符合HDSL標(biāo)準(zhǔn)的格式，并配合AFE1230模擬前端生成最終的HDSL信號(hào)。

2.1.1 核心幀成幀器

核心幀是HDSL幀的核心部分，是HDSL信息的主要承載者，其幀結(jié)構(gòu)如圖3所示。本文設(shè)計(jì)的16 bits核心幀包括4個(gè)4 bits HDSL凈荷塊，每個(gè)凈荷塊由2個(gè)用戶數(shù)據(jù)比特、1個(gè)循環(huán)冗余校驗(yàn)比特（Cyclic Redundancy Check，CRC）和1個(gè)嵌入操作通道比特（Embedded Operation Channel，EOC）組成，在傳遞數(shù)據(jù)的同時(shí)可實(shí)現(xiàn)HDSL信號(hào)的校驗(yàn)和對(duì)HDSL通信鏈路的控制，提高了HDSL信號(hào)的傳輸性能。

圖3 核心幀結(jié)構(gòu)圖

核心幀成幀器負(fù)責(zé)先將8 bits用戶數(shù)據(jù)分為4組，然后在每組的末尾插入CRC比特和EOC比特，將用戶數(shù)據(jù)封裝為HDSL核心幀。本文設(shè)計(jì)的核心幀成幀器設(shè)有專門的CRC比特和EOC比特輸入端口，用戶可隨時(shí)通過(guò)更改核心幀的CRC比特和EOC比特實(shí)現(xiàn)對(duì)HDSL信號(hào)的校驗(yàn)和對(duì)HDSL通信鏈路的控制，提高了接口系統(tǒng)的靈活性和可重配置能力。

2.1.2 擾碼器和HDSL幀成幀器

為了防止因?yàn)楹诵膸羞B“0”碼或連“1”碼過(guò)長(zhǎng)而影響位同步的建立和保持，從而降低接收端信號(hào)接收的性能［5］，本文設(shè)計(jì)了16階并行擾碼器對(duì)核心幀進(jìn)行擾碼，減少了核心幀中連“0”碼和連“1”碼的數(shù)量，擾碼多項(xiàng)式為:

HDSL幀成幀器負(fù)責(zé)對(duì)擾碼后的核心幀添加幀頭和填充比特，將核心幀封裝為最終的HDSL幀格式。本文選擇4位巴克碼“1110”作為HDSL幀頭，配合擾碼器提高了接收端幀定位的準(zhǔn)確性，并在HDSL幀尾添加2個(gè)填充比特以滿足接收端HDSL接收時(shí)序特性。

2.1.3 2B1Q編碼器

ITU-T G.991.1標(biāo)準(zhǔn)中推薦采用2B1Q線路編碼方式，將HDSL幀編碼為無(wú)冗余度的4電平脈沖幅度調(diào)制碼，每?jī)杀忍貙?duì)應(yīng)一個(gè)有符號(hào)浮點(diǎn)數(shù)電平值。由于FPGA不能進(jìn)行浮點(diǎn)數(shù)處理，本文先將有符號(hào)浮點(diǎn)數(shù)電平值放大100倍，并用10位有符號(hào)二進(jìn)制代碼表示，實(shí)現(xiàn)了浮點(diǎn)數(shù)到定點(diǎn)數(shù)的轉(zhuǎn)換，其映射關(guān)系如表1所示。

表1 2B1Q編碼映射表

本文設(shè)計(jì)的2B1Q編碼器先將接收到的HDSL幀進(jìn)行緩存，并分為每?jī)杀忍貫橐唤M，然后以11倍的HDSL幀速率按照表1中的映射關(guān)系將22位HDSL幀編碼為10位有符號(hào)電平值，實(shí)現(xiàn)對(duì)核心幀的2B1Q編碼。

2.1.4 FIR濾波器

有限長(zhǎng)沖激響應(yīng)（Finite Impulse Response，F(xiàn)IR）濾波器是數(shù)字信號(hào)處理的基本模塊之一，可以在保證滿足濾波器幅頻響應(yīng)的同時(shí)，獲得嚴(yán)格的線性相位特性，在現(xiàn)代數(shù)字信號(hào)處理領(lǐng)域得到了廣泛應(yīng)用［6］。本文結(jié)合MATLAB的FDAtool工具和ISE14.6開(kāi)發(fā)套件的IP核，設(shè)計(jì)了符合HDSL接口傳輸特性的FIR濾波器，濾波器的幅頻響應(yīng)曲線如圖4所示。

圖4 FIR濾波器幅頻響應(yīng)曲線圖

為保證FIR濾波器對(duì)HDSL信號(hào)的低通濾波性能，本文設(shè)計(jì)的FIR濾波器階數(shù)為147，并以23.2 Mbit/s采樣速率對(duì)HDSL幀進(jìn)行10倍過(guò)采樣。經(jīng)過(guò)濾波后，數(shù)據(jù)以10個(gè)點(diǎn)表示一個(gè)電平值，每個(gè)點(diǎn)用29位數(shù)據(jù)表示，大大提高了HDSL幀傳輸?shù)臏?zhǔn)確性和傳輸性能。

2.2 FPGA信號(hào)處理單元接收端設(shè)計(jì)

FPGA信號(hào)處理單元接收端是發(fā)送端的逆過(guò)程，配合AFE1230模擬前端實(shí)現(xiàn)對(duì)HDSL信號(hào)的接收并將其轉(zhuǎn)換為用戶數(shù)據(jù)。FPGA接收端主要包括FIR濾波器、2B1Q解碼器、HDSL幀判決器、HDSL解幀器、解擾器和核心幀解幀器，實(shí)現(xiàn)了對(duì)AFE1230發(fā)送過(guò)來(lái)的HDSL信號(hào)的低通濾波、2B1Q解碼、HDSL幀解幀、解擾碼和核心幀解幀等功能，下面對(duì)2B1Q解碼器和HDSL幀判決器進(jìn)行講述，其他模塊與發(fā)送端對(duì)應(yīng)模塊實(shí)現(xiàn)理論相似，在此不作贅述。

2.2.1 2B1Q解碼器

FPGA信號(hào)處理單元接收端的2B1Q解碼器是發(fā)送端2B1Q編碼器的逆過(guò)程，負(fù)責(zé)按照和表1相反的映射關(guān)系將FIR濾波器傳輸過(guò)來(lái)的10位電平值轉(zhuǎn)換為2 bits信息，并發(fā)送到HDSL判決器，是接收端功能實(shí)現(xiàn)的基礎(chǔ)。

2.2.2 HDSL幀判決器

HDSL幀的判決負(fù)責(zé)在位同步信息的基礎(chǔ)上識(shí)別出數(shù)字信息幀的起止時(shí)刻，是FPGA信號(hào)處理單元接收端準(zhǔn)確實(shí)現(xiàn)HDSL幀解幀的基礎(chǔ)［7］。

本文設(shè)計(jì)的HDSL幀判決器在已知HDSL幀頭的前提下，采用逐項(xiàng)相關(guān)法，通過(guò)緩存器、逐項(xiàng)相關(guān)器和比較器等模塊，實(shí)現(xiàn)對(duì)2B1Q解碼后的HDSL數(shù)據(jù)的緩存、逐項(xiàng)相關(guān)、門限判決和HDSL幀生成等功能，配合FPGA信號(hào)處理單元發(fā)送端的擾碼器完成了HDSL幀的正確識(shí)別，提高了HDSL幀解幀的準(zhǔn)確性。

3 模擬前端設(shè)計(jì)

HDSL信號(hào)的數(shù)模/模數(shù)轉(zhuǎn)換由模擬前端部分實(shí)現(xiàn)，直接影響HDSL信號(hào)的發(fā)送接收性能。傳統(tǒng)HDSL接口通過(guò)使用基礎(chǔ)元器件制作電路板來(lái)實(shí)現(xiàn)模擬前端功能，此方法雖然能在一定程度實(shí)現(xiàn)模擬前端功能，但是電路板設(shè)計(jì)周期長(zhǎng)、成本高、穩(wěn)定性差。

AFE1230芯片是德州儀器公司制造的模擬前端芯片，配合上層FPGA數(shù)字信號(hào)處理部分和OPA2677線路驅(qū)動(dòng)器可在135 Ω負(fù)載線路上生成17.3 dBm功率的HDSL信號(hào)。AFE1230模擬前端穩(wěn)定性好，可實(shí)現(xiàn)信號(hào)的數(shù)模/模數(shù)轉(zhuǎn)換、濾波和回?fù)艿窒裙δ?，大大降低HDSL設(shè)備的尺寸和成本，有效地提高了HDSL信號(hào)的發(fā)送和接收性能。

如下頁(yè)圖5所示，AFE1230芯片通過(guò)5路串行信號(hào)接口實(shí)現(xiàn)與上層FPGA數(shù)字信號(hào)處理單元的通信。其中MCLK、txData、txBaud和rxBaud由FPGA 向AFE1230發(fā)送，實(shí)現(xiàn)FPGA對(duì)AFE1230的控制。

MCLK是 AFE1230的內(nèi)部主時(shí)鐘；txBaud、rxBaud分別控制發(fā)送端和接收端數(shù)據(jù)波特的傳輸，幫助AFE1230對(duì)數(shù)據(jù)幀的識(shí)別和發(fā)送，兩者必須相同且和MCLK同步，每周期包含48個(gè)MCLK周期，與MCLK共同實(shí)現(xiàn)對(duì)AFE1230的時(shí)序控制；每一個(gè)txBaud周期txData包含2個(gè)16位數(shù)據(jù)字和2個(gè)8位控制字，其中2個(gè)16為數(shù)據(jù)字用于實(shí)現(xiàn)幀定位和傳輸數(shù)據(jù)，2個(gè)8位控制字實(shí)現(xiàn)對(duì)AFE1230芯片內(nèi)部功能單元參數(shù)的設(shè)定。AFE1230通過(guò)rxData向FPGA發(fā)送數(shù)據(jù)，與txData結(jié)構(gòu)相似，但一般僅考慮其數(shù)據(jù)傳輸功能。

圖5 AFE1230與FPGA數(shù)字接口連接圖

4 實(shí)驗(yàn)結(jié)果與分析

本文采用Verilog語(yǔ)言對(duì)上述HDSL接口測(cè)試信號(hào)源的功能模塊進(jìn)行了編程實(shí)現(xiàn)，并利用Xilinx14.6軟件的ISim模塊進(jìn)行了仿真實(shí)驗(yàn)，仿真實(shí)驗(yàn)結(jié)果如圖6所示。

圖6 HDSL接口信號(hào)源FPGA仿真實(shí)驗(yàn)結(jié)果圖

FPGA系統(tǒng)主時(shí)鐘為clk，復(fù)位信號(hào)為reset， clk11和clk110是主時(shí)鐘頻率的11倍和110倍，分別是2B1Q編碼器和FIR濾波器的時(shí)鐘，core_frame ［7:0］是系統(tǒng)用戶數(shù)據(jù)的輸入，在不影響實(shí)驗(yàn)效果的基礎(chǔ)上，本仿真實(shí)驗(yàn)中將CRC位和EOC位全設(shè)為1。由圖6可看出，用戶數(shù)據(jù)先經(jīng)過(guò)核心幀成幀器、擾碼器和HDSL成幀器的處理生成了符合HDSL標(biāo)準(zhǔn)幀格式的信號(hào)hdsl_frame2［21:0］，2B1Q編碼器對(duì) HDSL幀進(jìn)行編碼生成 10位電平值frame_2b1q［9:0］，然后FIR濾波器以10倍過(guò)采樣對(duì)frame_2b1q［9:0］進(jìn)行低通濾波，最后將濾波后的信號(hào)整理格式后發(fā)送到AFE1230模擬前端，實(shí)現(xiàn)了HDSL信號(hào)的生成和發(fā)送。

圖7所示為野戰(zhàn)有線遠(yuǎn)傳接口測(cè)試信號(hào)源輸出的HDSL接口信波形，從中可看出，該接口可輸出符合HDSL技術(shù)要求的測(cè)試波形。

圖7 HDSL接口信號(hào)源輸出波形

5 結(jié)論

本文針對(duì)野戰(zhàn)有線遠(yuǎn)傳通信接口測(cè)試需求，設(shè)計(jì)了一種HDSL接口測(cè)試信號(hào)源，仿真實(shí)驗(yàn)結(jié)果表明，該方法設(shè)計(jì)的HDSL接口功能正常、穩(wěn)定性良好，并允許用戶通過(guò)軟件編程或修改系統(tǒng)輸入實(shí)現(xiàn)對(duì)接口的動(dòng)態(tài)配置和維護(hù)更新，有效地解決了以集成芯片為基礎(chǔ)實(shí)現(xiàn)的傳統(tǒng)HDSL接口靈活性和擴(kuò)展性差的問(wèn)題，大大降低了接口系統(tǒng)的構(gòu)建和維護(hù)成本。這種采用可編程數(shù)字器件配合通用模擬前端構(gòu)建的接口測(cè)試信號(hào)源，易于通過(guò)功能擴(kuò)展用于其他野戰(zhàn)有線遠(yuǎn)傳通信接口的測(cè)試，從而實(shí)現(xiàn)通信接口的可重構(gòu)測(cè)試。

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［5］田松，劉皓，李少謙.并行擾碼器設(shè)計(jì)與FPGA實(shí)現(xiàn)［C］// 2006中國(guó)西部青年通信學(xué)術(shù)會(huì)議論文集，2006:421-424.

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Design and Implementation of Signal Generator in Field Wired Far-distance Transmission Interface Testing

SUN Hui-xian，LI Zhao-rui，TAN Yue-hui，YUAN Yang，YIN Wen-long
（Ordnance Engineering College，Shijiazhuang 050003，China）

According to the test requirements of field wired remote communication interface，an interfacetestsignalsourcebased on xDSL technologyisdesigned.Theprogrammable and reconfigurable hardware interface circuit is constructed with the core of FPGA and the universal analog front end.Using the hardware description language，functions of framing and de-framing，scrambling and descrambling，encoding and decoding，and filtering are realized，which achieves the function of HDSL interface circuit.Through the experiment result，it is shown that the function of the HDSL interface designed in this paper is normal，and allows users to achieve the dynamic configuration and maintenance of the interface by modifying the program code and the system input，which can effectively solve the problem of traditional HDSL interface based on integrated chip with poor flexibility and high cost of maintenance，and provides a useful reference for the design and implementation of other signal interface systems.

field wired far-distance transmission，interface testing，signal generator，xDSL

TP336

A

1002-0640（2017）03-0179-04

2016-02-25

2016-03-28

孫慧賢（1980- ），男，內(nèi)蒙古臨河人，博士，講師。研究方向：指揮控制系統(tǒng)工程。