Xilinx、ARM、Cadence攜手臺積公司共同構(gòu)建首款采用7納米工藝的CCIX測試芯片

賽靈思、ARM、Cadence和臺積公司宣布一項合作，將共同構(gòu)建首款基于臺積7納米FinFET工藝的支持芯片間緩存一致性(CCIX)的加速器測試芯片，并計劃在2018年交付。這一測試芯片旨在從硅芯片層面證明CCIX能夠支持多核高性能ARM CPU和FPGA加速器實現(xiàn)一致性互聯(lián)。

出于功耗及空間方面的考慮，在數(shù)據(jù)中心內(nèi)對應(yīng)用進行加速的需求日益增長，諸如大數(shù)據(jù)分析、搜索、機器學習、4G/5G無線、內(nèi)存內(nèi)數(shù)據(jù)處理、視頻分析及網(wǎng)絡(luò)處理等應(yīng)用，都已受益于可在多個系統(tǒng)部件中無縫移動數(shù)據(jù)的加速器引擎。CCIX將支持部件在無需復(fù)雜編程環(huán)境的情況下，獲取并處理位于任何地方的數(shù)據(jù)。

CCIX將利用現(xiàn)有的服務(wù)器互連基礎(chǔ)架構(gòu)，實現(xiàn)對共享內(nèi)存更高帶寬、更低延遲和緩存一致性的訪問。這將大幅提升加速器的可用性以及數(shù)據(jù)中心平臺的整體性能和效率，降低進入現(xiàn)有服務(wù)器系統(tǒng)的壁壘，并改善加速系統(tǒng)的總擁有成本(TCO)。

這款采用臺積7納米工藝的測試芯片將以ARM最新的DynamIQ CPU為基礎(chǔ)，并采用CMN-600互聯(lián)片上總線和其他基礎(chǔ)IP。為了驗證完整的子系統(tǒng)，Cadence提供了關(guān)鍵I/O和內(nèi)存子系統(tǒng)，其中包括了CCIX IP解決方案(控制器和PHY)、PCI Express 4.0/3.0(PCIe 4/3)IP解決方案(控制器和PHY)、DDR4 PHY、外設(shè)IP(例如I2C、SPI和QSPI)以及相關(guān)的IP驅(qū)動程序。 Cadence的驗證和實施工具將被用于構(gòu)建該測試芯片。測試芯片可通過CCIX片到片互聯(lián)一致性協(xié)議(CCIX chip-to-chip coherent interconnect protocol)實現(xiàn)與賽靈思16納米Virtex UltraScale+ FPGAs的連接。