劉 佳，劉 雨，屈 艷

（1.中國(guó)電子科技集團(tuán)公司第四十七研究所，沈陽(yáng)110032；2.華為技術(shù)服務(wù)有限公司，沈陽(yáng)110000；3.遼寧省醫(yī)療器械檢驗(yàn)檢測(cè)院，沈陽(yáng)110179）

一種12位電荷再分配逐次逼近型ADC設(shè)計(jì)與實(shí)現(xiàn)

劉 佳1，劉 雨2，屈 艷3

（1.中國(guó)電子科技集團(tuán)公司第四十七研究所，沈陽(yáng)110032；2.華為技術(shù)服務(wù)有限公司，沈陽(yáng)110000；3.遼寧省醫(yī)療器械檢驗(yàn)檢測(cè)院，沈陽(yáng)110179）

模數(shù)轉(zhuǎn)換器（ADC）是信號(hào)處理系統(tǒng)中的關(guān)鍵部件。電荷再分配逐次逼近型模數(shù)轉(zhuǎn)換器（SAR ADC）由于其高性?xún)r(jià)比在中速、中高分辨率ADC中得到了廣泛應(yīng)用，然而對(duì)于傳統(tǒng)的算法和結(jié)構(gòu)，不足以實(shí)現(xiàn)高分辨率及低功耗的ADC。闡述了一種12位電荷再分配逐次逼近型ADC電路，采用級(jí)聯(lián)的電容陣列實(shí)現(xiàn)電荷再分配逐次逼近型結(jié)構(gòu)，比較器采用5級(jí)全差分放大器級(jí)聯(lián)與鎖存器組合結(jié)構(gòu)，整體電路易于片上系統(tǒng)集成，通過(guò)TSMC 0.25μm CMOS工藝流片，實(shí)測(cè)結(jié)果顯示ADC的INL值為±3LSB、DNL值為±1LSB，滿(mǎn)足12位分辨率的性能要求。

模數(shù)轉(zhuǎn)換器，逐次逼近，寄存器，電荷再分配，比較器,集成電路

1 引言

模數(shù)轉(zhuǎn)換器（ADC）是信號(hào)處理系統(tǒng)中的關(guān)鍵部件[1-2]。電荷再分配逐次逼近型模數(shù)轉(zhuǎn)換器（SAR ADC）由于其高性?xún)r(jià)比在中速、中高分辨率ADC中得到了廣泛應(yīng)用，然而對(duì)于傳統(tǒng)的算法和結(jié)構(gòu)，不足以實(shí)現(xiàn)高分辨率及低功耗的ADC。本文設(shè)計(jì)了一款12位電荷再分配逐次逼近型ADC，采用TSMC 0.25μm CMOS工藝，實(shí)現(xiàn)了一款便于片上系統(tǒng)集成的ADC。

2 逐次逼近型ADC結(jié)構(gòu)分析與設(shè)計(jì)

模數(shù)轉(zhuǎn)換器可以通過(guò)不同的算法和結(jié)構(gòu)來(lái)實(shí)現(xiàn)[3-4]，常用的有全并行結(jié)構(gòu)、分級(jí)型結(jié)構(gòu)、流水線結(jié)構(gòu)、折疊插值型結(jié)構(gòu)、∑-△型結(jié)構(gòu)以及逐次逼近型結(jié)構(gòu)[5-6]。本文采用逐次逼近型結(jié)構(gòu)設(shè)計(jì)一款A(yù)DC，故文中只針對(duì)逐次逼近型結(jié)構(gòu)進(jìn)行分析。

逐次逼近型ADC用一個(gè)電壓比較器將模擬輸入電壓與一個(gè)12位數(shù)模轉(zhuǎn)換器(DAC)的輸出電壓進(jìn)行比較，12位DAC的數(shù)字輸入由逐次逼近寄存器（SAR）提供。逐次逼近寄存器在控制電路的控制下，從高位到低位逐位被置1或清0，使DAC的輸出電壓逐步逼近模擬輸入電壓，經(jīng)過(guò)12次比較和逼近，最終逐次逼近寄存器中的數(shù)字就是ADC的轉(zhuǎn)換輸出結(jié)果。

設(shè)計(jì)中采用電荷型DAC，如圖1所示，為逐次逼近型ADC的結(jié)構(gòu)設(shè)計(jì)框圖。ADC_EN端口為脈沖使能控制電路，時(shí)序控制電路在時(shí)鐘信號(hào)ADC_CLK作用下發(fā)出一系列控制信號(hào)。轉(zhuǎn)換過(guò)程中，首先把逐次逼近寄存器SAR清零，接著把最高位置1，即SAR輸出為(100…….00)。這個(gè)信號(hào)加到DAC的數(shù)字輸入端，控制電容陣列中的電容開(kāi)關(guān)，將AIN及VREF轉(zhuǎn)換成模擬電壓DAC_V。DAC_V和VCM一起被加到比較器的兩個(gè)輸入端，當(dāng)DAC_V＞VCM時(shí)，比較器輸出DO_CMP為1，DO_C MP被反饋到控制電路，控制電路在時(shí)鐘作用下進(jìn)入到下一節(jié)拍，根據(jù)比較器輸出的值確定保留或清除SAR中的1，當(dāng) DO_CMP=1，將清除bn-1，使bn-1=0；當(dāng)DO_CMP=0，則保留bn-1，使bn-1=1。同時(shí)控制電路把SAR的次高位置1，即bn-2=1，SAR新的數(shù)字輸出又加到DAC的數(shù)字輸入端，DAC新的輸出與VCM再次比較，控制電路根據(jù)新的比較結(jié)果確定保留或清除bn-2。依次逐位置1、數(shù)模轉(zhuǎn)換、比較、保留（或清除），直到最低位，最后DAC的輸出值DAC_V與模擬輸入電壓A_IN近似相等，偏差不超過(guò)VREF/212。這時(shí)SAR中的數(shù)字量就為ADC轉(zhuǎn)換的數(shù)字結(jié)果，轉(zhuǎn)換結(jié)果通過(guò)鎖存器輸出。

圖1 逐次逼近ADC結(jié)構(gòu)框圖

3 模塊設(shè)計(jì)

3.1 電容陣列設(shè)計(jì)

電容陣列采用級(jí)聯(lián)結(jié)構(gòu)，將兩組6位DAC進(jìn)行級(jí)聯(lián)，每組陣列都是二進(jìn)制加權(quán)，假設(shè)單位電容為C，則電容陣列上的每個(gè)電容大小如圖2所示，其中CS為縮放電容，最左邊的電容為補(bǔ)償電容。D0-D11開(kāi)關(guān)控制信號(hào)來(lái)自逐次逼近寄存器，開(kāi)關(guān)S0-S4信號(hào)由控制電路產(chǎn)生。

縮放電容CS大小計(jì)算：

圖2 電容陣列電路功能框圖

在本次設(shè)計(jì)中，采樣保持電路和電荷再分配DAC中都涉及電容，電容是COMS工藝兼容的，而且相對(duì)精度高，采用TSMC 0.25μm COMS工藝中金屬電容（MIM）實(shí)現(xiàn)。

3.2 比較器設(shè)計(jì)

ADC中比較器完成從模擬信號(hào)到數(shù)字信號(hào)的量化過(guò)程，所以比較器性能的好壞直接影響轉(zhuǎn)換器的性能[7-8]。本文中設(shè)計(jì)采用5級(jí)全差分放大器級(jí)聯(lián)與鎖存器組合的結(jié)構(gòu)，如圖3所示，其中2級(jí)全差分放大器之間采用電容耦合方式級(jí)聯(lián)，用來(lái)消除比較器失調(diào)。

3.3 仿真及實(shí)現(xiàn)

設(shè)計(jì)采用TSMC 0.25μm CMOS工藝，仿真軟件Spectre進(jìn)行仿真，圖4為ADC逐次逼近仿真時(shí)序圖。圖中第一行為ADC轉(zhuǎn)換時(shí)鐘CLK_SAR，第二行為轉(zhuǎn)換起使信號(hào)，第三行為內(nèi)部電荷型DAC輸出電壓DAC_V，最后一行為轉(zhuǎn)換完成信號(hào)。

圖5為ADC版圖設(shè)計(jì)，集成到MCU芯片內(nèi)部，作為其外設(shè)使用，流片后測(cè)試結(jié)果如表1所示。

圖3 比較器電路結(jié)構(gòu)框圖

圖4 ADC逐次逼近仿真

圖5 ADC版圖設(shè)計(jì)

表1 主要性能測(cè)試結(jié)果

4 結(jié)束語(yǔ)

介紹一種電荷再分配逐次逼近型ADC，通過(guò)對(duì)電路的整體結(jié)構(gòu)分析，采用了級(jí)聯(lián)電容陣列結(jié)構(gòu)，一方面電容面積不會(huì)過(guò)大，另一方面提高了電容的匹配性。比較器采用5級(jí)全差分放大器級(jí)聯(lián)與鎖存器組合的結(jié)構(gòu)設(shè)計(jì)，整體電路作為MCU外設(shè)進(jìn)行片上系統(tǒng)集成，采用TSMC 0.25 μm CMOS工藝進(jìn)行仿真及流片，實(shí)測(cè)結(jié)果顯示，ADC滿(mǎn)足12位分辨率的性能要求。

[1]Mikael Gustavsson,J Jacob Wikner,Nianxiong Nick Tan. COMS data converters for communications[M].New York: Kluwer academic publishers,2000.

[2]R.Jacob Baker.CMOS:MIXED-SIGNAL CIRCUIT DESIGN[M].USA:IEEE Press,2005.

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[8]Roubik Greqorian.Introduction To CMOS op-amps[M].New York:Wiley Interscience,1999

Design and Realization of 12 bits Charge Redistribution Successive Approximation ADC

Liu Jia1，Liu Yu2，Qu Yan3
（1.The 47th Research Institute of China Electronics Technology Group Corporation,Shenyang 110032,China；2.Huawei Technical Service Co.,Ltd.,Shenyang 110000,China；3.Liaoning Medical Device Test Institute,Shenyang 110179,China）

Analog to Digital Converter(ADC)is a key component in the signal processing system. As its high cost performance,SAR ADC has been widely used in medium and high resolution ADC.For the traditional algorithm and structure,however,is not enough to achieve high resolution and low power consumption ADC.The paper presents a 12 bits charge redistribution successive approximation ADC circuit.The charge redistribution structure is realized by series combined capacitor arrays.The structure of comparator is realized by five series difference amplifiers and latch combination.The whole circuit is easy to be integrated as the system on chip，which is fabricated on the 0.25μm TSMS CMOS line.The measured results show that the specifications,ADC INL of±3LSB and NDL of±1LSB,met the performance requirements for 12 resolution.

ADC;SAR;Register;Charge redistribution;Comparator;Integrated circuit

10.3969/j.issn.1002-2279.2017.01.005

TN492

A

1002-2279-（2017）01-0016-03

劉佳（1982-），女，遼寧省沈陽(yáng)人，工程師，學(xué)士，主研方向：科研管理。

2016-06-24