孫甜甜
(西安郵電大學(xué) 電子工程學(xué)院,陜西 西安710121)
基于新型電容陣列切換方式的10位低功耗SAR ADC
孫甜甜
(西安郵電大學(xué) 電子工程學(xué)院,陜西 西安710121)
文中提出了一種10位低功耗逐次逼近(Successive-Approximation-Register,SAR)模/數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter,ADC),內(nèi)部數(shù)/模轉(zhuǎn)換網(wǎng)絡(luò)采用一種新型的電容陣列開關(guān)切換方式,通過分段電容陣列、時序初始化和子參考電壓來降低能耗,相比傳統(tǒng)結(jié)構(gòu)電容陣列的轉(zhuǎn)換能耗減小了97.6%,單位電容數(shù)量減小了87%。整個ADC采用65 nm CMOS工藝進行設(shè)計,當(dāng)采樣頻率為50 KS/s,輸入正弦波信號頻率為1.5 kHz左右時,ADC的有效位數(shù)(Effective Number of Bits,ENOB)為9.91位,總功耗低于450 nW,面積為136 μm×176 μm,非常適合植入式生物醫(yī)療電子的應(yīng)用。
模/數(shù)轉(zhuǎn)換器;逐次逼近;新型電容開關(guān)切換技術(shù);分段電容;低功耗
目前集成電路特征尺寸已經(jīng)減小到納米級,片上系統(tǒng) (System-on-Chip,SoC)的集成度也大幅提高。逐次逼近 (Successive-Approximation-Register,SAR)模/數(shù)轉(zhuǎn)換器 (Analog-to-Digital Converter,ADC)憑借結(jié)構(gòu)簡單、面積小、功耗低等優(yōu)勢,廣泛應(yīng)用于無線植入式生物醫(yī)療電子器件、無線傳感網(wǎng)絡(luò)等低功耗領(lǐng)域[1-2]。最近幾年,關(guān)于SAR ADC中低能耗D/A轉(zhuǎn)換網(wǎng)絡(luò)的研究日益增多[3-15],其中,文獻[3]通過拆分最高有效位(Most-Significant-Bit,MSB)對應(yīng)的電容來節(jié)約能耗,文獻[4]中提出了一種單調(diào)向下的電容陣列切換方案,有效減小了轉(zhuǎn)換能耗,文獻[5]通過利用子基準(zhǔn)電壓Vcm來降低能耗,文獻[6]通過將Vcm與單調(diào)切換技術(shù)相結(jié)合來進一步優(yōu)化電容陣列的轉(zhuǎn)換能耗,文獻[7]和[8]在轉(zhuǎn)換最高3位時均沒有能量消耗,文獻[9]采用多基準(zhǔn)電壓和時序初始化的方式來降低電容陣列的能耗。然而,文獻[3-6]中提出的方法在面積、能耗方面還有優(yōu)化空間,文獻[6-8]中的方法,雖然功耗較小,但時序邏輯比較復(fù)雜,文獻[9]中雖然減小了電容陣列的能耗,但子基準(zhǔn)產(chǎn)生電路會消耗一定量靜態(tài)功耗。綜合以上,針對逐次逼近ADC的低功耗電容陣列切換方式,還有待進一步深入研究。
文中在傳統(tǒng)電容陣列切換方式的基礎(chǔ)上提出了一種新型低功耗電容陣列切換方式,通過分段電容陣列結(jié)構(gòu)、時序初始化以及低功耗多基準(zhǔn)電壓產(chǎn)生電路相結(jié)合,有效降低了ADC的功耗。
文中提出的10-bit SAR ADC系統(tǒng)結(jié)構(gòu)主要包括采樣/保持開關(guān)、DAC電容陣列、比較器和邏輯控制電路,如圖1所示,其中,Vip與Vin為差分輸入信號,Vref為參考電壓,Vp和Vn為電容陣列開關(guān)控制信號,D9~D0為數(shù)字輸出。整個SAR ADC采用“二進制搜索”的原理進行逐次逼近轉(zhuǎn)換。模擬差分輸入信號經(jīng)過采樣后進入DAC電容陣列,比較器對DAC電容陣列的輸入進行比較,邏輯控制電路根據(jù)比較器的結(jié)果產(chǎn)生相應(yīng)的信號控制DAC電容陣列開關(guān)的連接,從而進行電荷再分配,電容陣列輸出新的電壓再送至比較器進行比較,周而復(fù)始,最終產(chǎn)生全部的10-bit數(shù)字信號。
圖1 基于新型電容陣列切換方式的SAR ADC系統(tǒng)結(jié)構(gòu)
文中10-bit SAR ADC主要模塊電路的具體設(shè)計如下:
1)DAC電容陣列采取新型的電容陣列切換方式,基于分段電容陣列結(jié)構(gòu),重點改進了冗余電容結(jié)構(gòu),與已有的D/A轉(zhuǎn)換結(jié)構(gòu)相比,有效的降低了功耗和面積。
2)采樣/保持電路采用自舉開關(guān)[4],具有近似恒定的導(dǎo)通電阻,與傳統(tǒng)的MOS開關(guān)以及CMOS開關(guān)相比,能夠提高ADC的線性度。
3)采用動態(tài)比較器電路[4],不僅比較速度較快,而且功耗低。
4)邏輯控制部分采用簡化的電路結(jié)構(gòu)[11],與傳統(tǒng)觸發(fā)器邏輯控制電路相比,晶體管數(shù)目顯著減小,邏輯電路的速度、功耗及面積都能得到優(yōu)化。
文中提出了一種改進的電容陣列切換方式,從圖1可以看出,電容陣列中的電容C7~C1成2的倍數(shù)遞減,即C7=26C,C1=C,其中C為單位電容。冗余電容基于分段結(jié)構(gòu)實現(xiàn),如圖2所示。在采用分段電容的形式下,整個冗余電容陣列的有效電容值仍為C,因此避免了傳統(tǒng)分段電容陣列中出現(xiàn)非整數(shù)的耦合電容。由于新結(jié)構(gòu)中冗余電容多出兩路分支,所以可以通過兩個參考電壓Vref和0產(chǎn)生相應(yīng)的子參考電壓,不僅降低了功耗,還大大降低了MSB電容的值,進而減小了單位電容數(shù)目和芯片面積。
圖2 冗余電容等效電路圖
圖3 所示的是一個以2-bit差分電容陣列實現(xiàn)5-bit的A/D轉(zhuǎn)換的電容陣列切換方式,在采樣階段,采樣開關(guān)閉合,差分電容陣列的上極板分別連接Vip和Vin,同時下極板接初始序列“0 1 1 1 1”。其中,“0”表示電容下極板接地,“1”表示電容下極板接Vref。當(dāng)采樣開關(guān)斷開,輸入電壓被電容陣列保持,比較器進行第一次比較產(chǎn)生MSB。在產(chǎn)生MSB的過程中電容陣列消耗任何能量。在MSB確定之后,低電平端的MSB電容接至Vref,其余電容均保持不變,比較器進行新的比較產(chǎn)生第二位數(shù)字輸出,此后的切換方式與文獻[4]中的單調(diào)轉(zhuǎn)換方式一致。
圖3(b)文中提出方案中最后兩位的產(chǎn)生過程。從圖3(a)中的A1、A2可以看出,需要額外的子參考電壓(Vref/2、Vref/4和3Vref/4)來實現(xiàn)后續(xù)的轉(zhuǎn)換。文中采取改進的冗余電容結(jié)構(gòu)產(chǎn)生相應(yīng)的子參考電壓,每個分段子陣列只產(chǎn)生一位,因此,分段電容陣列中的兩個耦合電容值均為2C,相比傳統(tǒng)的2-bit分段電容陣列中的耦合電容(4C/3),在工藝實現(xiàn)上具有更高的準(zhǔn)確性。
圖3 5-bit ADC的切換方式和能耗示意圖
基于Matlab工具,對采用各種電容陣列切換方式的10-bit SAR ADC進行了建模驗證。表1對電容陣列的轉(zhuǎn)換能耗以及單位電容數(shù)目進行了對比。與傳統(tǒng)結(jié)構(gòu)相比,文中所提出的方案減少了97.6%的平均能耗和87%的單位電容數(shù)目。
表1 10-bit SAR ADC能耗面積對比
整體電路的仿真結(jié)果如圖4所示,從上到下信號依次為比較器差分端輸入信號,時鐘信號Clk,采樣信號Clks,邏輯電路使能信號Valid與比較器使能信號EN。在第一個時鐘周期采樣后,還需要10個周期來產(chǎn)生每一位的數(shù)字輸出,因此完成一次10位的A/D轉(zhuǎn)換,需要11個時鐘周期。SAR ADC核心電路版圖如圖5所示,面積為136 μm×176 μm。
圖4 SAR ADC整體仿真圖
圖5 SAR ADC版圖
在輸入為1.513 6 kHz正弦波時,總功耗為447.46 nW,圖6(a)所示的是1024點FFT的仿真結(jié)果,其中,SNR=61.68 dB,SNDR=61.42 dB,ENOB=9.91 bit。當(dāng)輸入正弦波頻率(24.951 kHz)接近奈奎斯特頻率時,SNR=61.37 dB,SNDR=61.17 dB,ENOB=9.87 bit,如圖6(b)所示。
圖6 SAR ADC動態(tài)仿真結(jié)果
文中提出了一種應(yīng)用于SAR ADC的新型電容陣列,并基于65 nm CMOS設(shè)計了一個10-bit低功耗SAR ADC。通過采用時序初始化、電容拆分以及低功耗子基準(zhǔn)電壓產(chǎn)生相結(jié)合,與傳統(tǒng)電容陣列相比,本文提出的新型電容陣列切換方式平均能耗降低了97.6%,單位電容個數(shù)減少了87%。整體ADC的功耗小于450 nW,非常適合植入式、穿戴式生物電子學(xué)芯片等低功耗系統(tǒng)的應(yīng)用。文中后續(xù)的研究內(nèi)容是優(yōu)化電路結(jié)構(gòu),降低ADC功耗,同時在版圖布局布線方面進行優(yōu)化,進一步減小芯片面積。
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A 10-bit low power SAR ADC with an improved capacitive switching scheme
SUN Tian-tian
(School of Electrical Engineering,Xi'an Univ.of Posts&Telecommunications,Xi'an 710121,China)
A 10-bit low power SAR(Successive-Approximation-Register,SAR)ADC(Analog-to-Digital Converter,ADC)is proposed in this paper.The internal digital-to-analog conversion is designed with an improved capacitive switching scheme.By using split-capacitor array,sequence initialization and subreference voltage,the switching energy is reduced by 97.6%and the number of the unit capacitor is reduced by 87%,compared with the traditional structure.The 10-bit ADC is designed based on a 65nm CMOS process.When 1.5 kHz fully-differential input signals are sampled at 50 KS/s sampling rate,the ENOB of the ADC is 9.91.The power consumption of this ADC is less than 450nW,and the area is 136 μm×176 μm,making this proposed ADC very suitable to implantable bioelectronics.
analog-to-digital converter;successive-approximation-register;improved switching scheme;split-capacitor;low-power
TP302
:A
:1674-6236(2017)02-0080-05
2016-01-30稿件編號:201601289
陜西省教育廳科研計劃項目資助(12JK0542)
孫甜甜(1991—),女,山西運城人,碩士。研究方向:混合信號集成電路設(shè)計。