孫 靜 黃文清

(湖南大學(xué)電氣與信息工程學(xué)院 湖南 長(zhǎng)沙 410006)

基于DDR3高速電路拓?fù)浣Y(jié)構(gòu)的優(yōu)化與仿真

孫 靜 黃文清

(湖南大學(xué)電氣與信息工程學(xué)院 湖南 長(zhǎng)沙 410006)

以JEDEC公司所設(shè)計(jì)帶寄存器內(nèi)存條(RDIMM)B0公版DDR3的PCB為研究對(duì)象，并根據(jù)寄存器和內(nèi)存條的IBIS仿真模型提取對(duì)應(yīng)的時(shí)鐘信號(hào)走線的Fly-By拓?fù)浣Y(jié)構(gòu)。通過(guò)SigXplorer軟件對(duì)原先的Fly-By拓?fù)浣Y(jié)構(gòu)進(jìn)行仿真并分析，然后，根據(jù)現(xiàn)有的拓?fù)浣Y(jié)構(gòu)特點(diǎn)設(shè)計(jì)出一種新的拓?fù)浣Y(jié)構(gòu)Fly-Shu。最后，通過(guò)反射仿真的矩形波形和串?dāng)_仿真的眼圖波形與原先Fly-By拓?fù)浣Y(jié)構(gòu)仿真結(jié)果進(jìn)行對(duì)比，發(fā)現(xiàn)新設(shè)計(jì)的Fly-Shu拓?fù)浣Y(jié)構(gòu)在高速電路中對(duì)于常見(jiàn)反射和串?dāng)_影響方面具有更強(qiáng)的抑制作用，從而保證了高速信號(hào)在傳輸過(guò)程中更高的完整性。同時(shí)，新設(shè)計(jì)出的Fly-Shu拓?fù)浣Y(jié)構(gòu)對(duì)以后的高速信號(hào)的PCB設(shè)計(jì)和仿真起到了很好的借鑒作用。

高速電路 差分對(duì)信號(hào) 信號(hào)完整性 眼圖 Cadence軟件

0 引 言

隨著社會(huì)對(duì)信息化、寬帶化的不斷需求和半導(dǎo)體技術(shù)、集成電路的發(fā)展，使得電子系統(tǒng)朝著更小體積、更快時(shí)鐘頻率這一方向不停的進(jìn)步。但是當(dāng)系統(tǒng)的工作頻率達(dá)到50 MHz以上及電路板的集成度更高時(shí)，電路板元器件的互連以及封裝對(duì)整個(gè)電子系統(tǒng)的影響越來(lái)越大從而導(dǎo)致信號(hào)在傳輸過(guò)程中有很大的失真現(xiàn)象。例如，在高速電路板的時(shí)鐘信號(hào)或者數(shù)據(jù)信號(hào)由于反射[1,2]的影響而產(chǎn)生上沖、下沖、延時(shí)、信號(hào)的振蕩[2]和畸變[3]，或者對(duì)信號(hào)產(chǎn)生串?dāng)_[4]、EMI、軌道塌陷[5-6]都會(huì)影響電子系統(tǒng)所計(jì)劃的設(shè)計(jì)功能，從而浪費(fèi)人力和物力造成不必要的經(jīng)濟(jì)損失。因此對(duì)于高速信號(hào)完整性的分析具有很大的實(shí)際意義，通過(guò)分析高速信號(hào)不完整性的問(wèn)題并進(jìn)行優(yōu)化設(shè)計(jì)來(lái)達(dá)到改善信號(hào)完整性的目的[5]。

對(duì)于一點(diǎn)對(duì)多點(diǎn)的拓?fù)浣Y(jié)構(gòu)，其結(jié)構(gòu)的不同，其反射和串?dāng)_的抑制效果也不同，同時(shí)拓?fù)浣Y(jié)構(gòu)的種類也是直接制約電子系統(tǒng)面積減小的關(guān)鍵因素。因此對(duì)于拓?fù)浣Y(jié)構(gòu)的優(yōu)化不僅有利于PCB面積的減少而且對(duì)于信號(hào)的反射和串?dāng)_的抑制效果也有很大的提高。目前常用的拓?fù)浣Y(jié)構(gòu)有Fly-By拓?fù)浣Y(jié)構(gòu)[7]和遠(yuǎn)端簇拓?fù)浣Y(jié)構(gòu)[8]，其中Fly-By結(jié)構(gòu)在實(shí)際布線中不僅會(huì)造成一定的時(shí)延，而且布線不易實(shí)現(xiàn)，對(duì)于遠(yuǎn)端簇結(jié)構(gòu)要保證各個(gè)接收端之間的對(duì)稱性，從而通過(guò)平衡各個(gè)分支來(lái)達(dá)到減小反射的目的。可見(jiàn)每一個(gè)拓?fù)浣Y(jié)構(gòu)各有優(yōu)缺點(diǎn)，本文先通過(guò)仿真軟件分析Fly-By拓?fù)浣Y(jié)構(gòu)在反射和串?dāng)_的抑制情況，然后根據(jù)現(xiàn)有的拓?fù)浣Y(jié)構(gòu)特點(diǎn)設(shè)計(jì)一個(gè)樹(shù)型拓?fù)浣Y(jié)構(gòu)與Fly-By拓?fù)浣Y(jié)構(gòu)相結(jié)合的新Fly-Shu拓?fù)浣Y(jié)構(gòu)。通過(guò)新設(shè)計(jì)的Fly-Shu拓?fù)浣Y(jié)構(gòu)與原先通過(guò)軟件從PCB中所提取的Fly-By拓?fù)浣Y(jié)構(gòu)對(duì)應(yīng)的反射和串?dāng)_仿真結(jié)果進(jìn)行參數(shù)數(shù)值化對(duì)比，發(fā)現(xiàn)新設(shè)計(jì)的Fly-Shu拓?fù)浣Y(jié)構(gòu)對(duì)于信號(hào)不完整性的反射和串?dāng)_的影響方面具有更好的抑制作用。因此在有利于原先PCB面積減小的同時(shí)也能夠更好地保證信號(hào)完整性并對(duì)以后的PCB設(shè)計(jì)起到很好的借鑒作用。

1 常見(jiàn)的信號(hào)完整性問(wèn)題及解決方案

1.1 反射問(wèn)題

反射就是指當(dāng)高速信號(hào)沿著傳輸線向前進(jìn)行傳播過(guò)程中，每一個(gè)時(shí)刻信號(hào)在傳輸過(guò)程中都會(huì)感受到一個(gè)傳輸線的瞬態(tài)阻抗，此瞬態(tài)阻抗的值為傳輸線上所加信號(hào)的電壓和流過(guò)的電流的比值[4]。當(dāng)結(jié)構(gòu)發(fā)生變化或線寬變化時(shí)如并聯(lián)電阻、電容等相關(guān)情況的變化都會(huì)使傳輸線瞬態(tài)阻抗值發(fā)生改變，從而使一部分信號(hào)按原傳輸線的路徑被反射回去，而剩余的一部分信號(hào)繼續(xù)按著傳輸線向前傳輸。對(duì)于單個(gè)網(wǎng)絡(luò)的信號(hào)完整性而言反射問(wèn)題是一個(gè)主要的原因，并且反射所帶來(lái)的過(guò)沖和下沖會(huì)嚴(yán)重影響傳輸信號(hào)的電壓幅值。一旦信號(hào)的電壓幅值不再是原來(lái)所設(shè)計(jì)的傳輸電壓值時(shí)就會(huì)對(duì)整個(gè)電子系統(tǒng)的穩(wěn)定工作造成嚴(yán)重的影響，從而影響原先的設(shè)計(jì)目的。

1.2 減小反射的方法及特點(diǎn)

理論上分析可知減小反射所帶來(lái)信號(hào)不完整性常采用的辦法有：① 源端串聯(lián)匹配法[8-9]，即指在傳輸線的輸出端串接一個(gè)與傳輸線阻抗匹配的電阻，使輸出端的阻抗值與傳輸線的阻抗值相同。保證了傳輸信號(hào)在傳輸線負(fù)載端被部分反射時(shí)，不會(huì)因?yàn)檩敵龆说淖杩共黄ヅ涠斐闪诵盘?hào)的二次反射，從而更直接地減小振鈴所帶來(lái)的影響。源端串聯(lián)匹配使輸出回路的總功耗將會(huì)變小，并能夠很效地消除振鈴現(xiàn)象，但是源端串聯(lián)匹配會(huì)增加信號(hào)在傳輸線上的傳播延時(shí)，因此對(duì)于速率要求較高的PCB電路不怎么適用。② 終端并聯(lián)匹配[8]，即在傳輸線的終端連接處并聯(lián)一個(gè)電阻值與傳輸線相等的電阻，電阻的一端接傳輸線，另一端接地。其優(yōu)點(diǎn)是操作簡(jiǎn)單容易布線，并產(chǎn)生的反射信號(hào)會(huì)被并聯(lián)的電阻所吸收，但是由于并聯(lián)電阻減小了傳輸線的整個(gè)回路電阻，從而使整個(gè)電路的直流功耗會(huì)比原先增大，會(huì)給驅(qū)動(dòng)端的驅(qū)動(dòng)要求有所提高，使其驅(qū)動(dòng)能力較難滿足整個(gè)電路信號(hào)的傳輸。③ 戴維南終端匹配，即在終端結(jié)點(diǎn)處接一個(gè)上拉電阻和下拉電阻，并且上拉電阻和下拉電阻的并聯(lián)值要和信號(hào)傳輸線的阻抗相匹配。優(yōu)點(diǎn)是上拉電阻電路的接入為信號(hào)傳輸線在終端處提供額外的輸出電流，不僅具有單電阻終端并聯(lián)匹配功能還增強(qiáng)了整個(gè)信號(hào)傳輸電路的驅(qū)動(dòng)能力，但是額外的電路會(huì)增大電子系統(tǒng)的總功耗值，并且不利于整個(gè)電子系統(tǒng)的布局空間的減少。④ RC終端匹配，即在負(fù)載端并聯(lián)一個(gè)與信號(hào)傳輸線特征阻抗相匹配的電阻，而且在并聯(lián)支路上再串接一個(gè)電容接地。優(yōu)點(diǎn)是合適的匹配電容會(huì)阻隔電路的直流通路，不僅能避免電路直流功耗的增加，而且能有效的濾除電路的交流分量，從而能減小過(guò)沖或下沖的振蕩幅度使負(fù)載端的信號(hào)波形更加理想，但是當(dāng)串聯(lián)的電容太小會(huì)使RC時(shí)間常數(shù)變小時(shí)也會(huì)引起信號(hào)的過(guò)沖和下沖現(xiàn)象。

1.3 串?dāng)_問(wèn)題

串?dāng)_就是當(dāng)信號(hào)在傳輸線上進(jìn)行傳播的過(guò)程中，會(huì)在傳輸線周圍產(chǎn)生變化的電磁場(chǎng)，變化的電磁場(chǎng)會(huì)與該傳輸線想近的傳輸線上耦合出噪聲信號(hào)[8-11]。串?dāng)_的實(shí)質(zhì)就是PCB布線的兩條并行的傳輸線之間通過(guò)互感和互容的作用而耦合引起的噪聲。對(duì)于容性耦合則會(huì)產(chǎn)生對(duì)應(yīng)的耦合電流，而感性耦合則會(huì)產(chǎn)生對(duì)應(yīng)的耦合電壓，當(dāng)偶合的噪聲信號(hào)大到一定的值時(shí)如超過(guò)邏輯門(mén)限值就會(huì)造成電路的誤觸發(fā)，并且由于傳輸信號(hào)會(huì)疊加在串?dāng)_產(chǎn)生的噪聲信號(hào)上使得信號(hào)的時(shí)延增加或減少。

對(duì)于差分串?dāng)_就是當(dāng)差分對(duì)走線[12]的附近有一根單端走線時(shí)，由于當(dāng)受到那根動(dòng)態(tài)的單端信號(hào)線的偶合時(shí)，差分對(duì)上這兩條信號(hào)線就會(huì)由于單端信號(hào)線的被干擾而產(chǎn)生噪聲信號(hào)電壓。雖然差分對(duì)兩根信號(hào)線產(chǎn)生的耦合噪聲極性是相同的但是幅度卻不一樣，因此對(duì)于兩條信號(hào)線的噪聲電平差會(huì)產(chǎn)生差分噪聲。雖然差分對(duì)的差分噪聲值此時(shí)不是很大，但是如果受串?dāng)_影響的差分對(duì)走線的另一側(cè)同樣也有一根動(dòng)態(tài)的干擾線，并且恰好動(dòng)態(tài)干擾線的電流方向與另一側(cè)動(dòng)態(tài)干擾線的電流方向是相反的，那么根據(jù)疊加原理兩根動(dòng)態(tài)干擾線對(duì)差分對(duì)信號(hào)串?dāng)_時(shí)所產(chǎn)生的差分噪聲就會(huì)疊加影響。由于疊加影響會(huì)對(duì)差分對(duì)走線產(chǎn)生更大的差分噪聲，當(dāng)更大的差分噪聲的值大于其容限值后就會(huì)產(chǎn)生誤操作從而對(duì)電子系統(tǒng)電路造成嚴(yán)重的影響。

1.4 減小串?dāng)_的方法及特點(diǎn)

為了減小串?dāng)_所帶來(lái)的影響常用的方法有：① 由于串?dāng)_主要是由其附近的干擾線邊緣場(chǎng)的耦合所產(chǎn)生的，因此增大傳輸線的線間距是最重要也是最常用的方法[2]，但是若過(guò)度的增加了線間距卻會(huì)阻礙PCB板面積的減小不利于電子系統(tǒng)高集成度的形成。② 對(duì)于差分對(duì)走線，為了減小串?dāng)_所引起的差分噪聲信號(hào)的影響，我們常采用緊密耦合差分對(duì)走線辦法，但是差分對(duì)緊密耦合時(shí)其線間距離會(huì)變小，因此過(guò)度的緊密耦合反而會(huì)增大差分對(duì)走線的共模噪聲信號(hào)。③ 減小回路面積又稱減小互感即在芯片的電源和地之間串聯(lián)合適的電容來(lái)為信號(hào)提供回流路徑，從而使信號(hào)的回流面積得到減小來(lái)達(dá)到減小互感的目的。

2 拓?fù)浣Y(jié)構(gòu)的優(yōu)化與仿真驗(yàn)證

2.1 拓?fù)浣Y(jié)構(gòu)單獨(dú)走線仿真

首選在Allegro約束管理器的約束下布完通過(guò)寄存器來(lái)控制5個(gè)內(nèi)存芯片DDR3的一根時(shí)鐘線，然后使用Allegro軟件菜單中Application Mode 中Signal Integrity功能提取其拓?fù)浣Y(jié)構(gòu)后并簡(jiǎn)單理想化為如圖1所示。

圖1 Fly-By拓?fù)浣Y(jié)構(gòu)

我們不難發(fā)現(xiàn)是一個(gè)寄存器以Fly-By的拓?fù)浣Y(jié)構(gòu)方式來(lái)控制5片內(nèi)存芯片，其分別對(duì)應(yīng)圖1中的INP1、INP2、INP3、INP4、INP5，而IOP1則為從寄存器對(duì)應(yīng)的IBIS仿真模型中提取出來(lái)的并作為拓?fù)浣Y(jié)構(gòu)的驅(qū)動(dòng)端來(lái)控制5片內(nèi)存芯片。根據(jù)PCB板的布線束條件和實(shí)際情況設(shè)置仿真參數(shù)如表1所示。

表1 布線仿真參數(shù)設(shè)置

然后根據(jù)仿真參數(shù)設(shè)置后，通過(guò)SigXploer仿真得到每一個(gè)內(nèi)存芯片的反射仿真結(jié)果如圖2所示。

圖2 Fly-By拓?fù)浣Y(jié)構(gòu)仿真結(jié)果

從圖2中反射仿真結(jié)果發(fā)現(xiàn)5個(gè)內(nèi)存芯片對(duì)應(yīng)的接收端接收到的波形都有很大的過(guò)沖電壓和較長(zhǎng)的振蕩時(shí)間，并且由INP1和INP5對(duì)比發(fā)現(xiàn)其中INP5的過(guò)沖電壓較小，其振蕩時(shí)間也較少也就是說(shuō)明INP5受到反射影響比INP1所受到要小。這與理論上的分析結(jié)論當(dāng)離驅(qū)動(dòng)端的距離較遠(yuǎn)時(shí)，受到反射的影響就越小，就越可能接近方波的正確性是一致的，也證明了反射仿真結(jié)果的正確性。

2.2 拓?fù)浣Y(jié)構(gòu)的優(yōu)化和反射驗(yàn)證

通過(guò)圖2仿真結(jié)果會(huì)發(fā)現(xiàn)Fly-By結(jié)構(gòu)雖然在某種程度上減小了反射的影響，但是其反射仍然存在，并且根據(jù)每一個(gè)接收端的波形量化顯示其過(guò)沖電壓仍有較大的值，還伴隨有很長(zhǎng)一段時(shí)間的振蕩現(xiàn)象，如INP1內(nèi)存芯片的過(guò)沖電壓達(dá)到了280.137 mv，這對(duì)于信號(hào)的完整性造成了一定的隱患。同時(shí)Fly-By結(jié)構(gòu)對(duì)于PCB尺寸的進(jìn)一步縮小也有一定的局限。因此為了解決這個(gè)實(shí)際問(wèn)題，結(jié)合目前常用的一點(diǎn)對(duì)多點(diǎn)的網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)如樹(shù)形拓?fù)浣Y(jié)構(gòu)、Fly-By拓?fù)浣Y(jié)構(gòu)、星形拓?fù)浣Y(jié)構(gòu)、遠(yuǎn)端簇拓?fù)浣Y(jié)構(gòu)各自的特點(diǎn)設(shè)計(jì)出一種新的Fly-Shu拓?fù)浣Y(jié)構(gòu)。Fly-Shu拓?fù)浣Y(jié)構(gòu)是通過(guò)Fly-By結(jié)構(gòu)和樹(shù)型拓?fù)浣Y(jié)構(gòu)復(fù)合設(shè)計(jì)出來(lái)的如圖3所示。

圖3 Fly-Shu拓?fù)浣Y(jié)構(gòu)

經(jīng)過(guò)相同的仿真參數(shù)如表1所示設(shè)置后并再次通過(guò)SigXploer仿真軟件得到反射仿真波形如圖4所示。

圖4 Fly-Shu拓?fù)浣Y(jié)構(gòu)反射仿真波形

通過(guò)圖2和圖4兩種拓?fù)浣Y(jié)構(gòu)的波形對(duì)比，F(xiàn)ly-Shu的仿真結(jié)果從整體波形上來(lái)看其過(guò)沖電壓得到了減小，其振蕩時(shí)間也更接近于方波，并且對(duì)于每一個(gè)內(nèi)存芯片的接收端接收到的波形顯示其反射引起的過(guò)沖電壓和下沖電壓明顯降低。為了得到更具體的參數(shù)數(shù)值大小，分別統(tǒng)計(jì)圖2和圖4每一個(gè)接收端的反射仿真參數(shù)量化結(jié)果并制作表格分別如表2和表3所示。

表2 Fly-By拓?fù)浣Y(jié)構(gòu)反射仿真后數(shù)值化參數(shù)

表3 Fly-Shu拓?fù)浣Y(jié)構(gòu)反射仿真后數(shù)值化參數(shù)

通過(guò)表2和表3中實(shí)際仿真所得參數(shù)量化值的對(duì)比發(fā)現(xiàn)INP1、INP2、INP3、INP4、INP5的過(guò)沖電壓和振蕩時(shí)間相比以前都減小了很多。并且INP1、INP2、INP3的波形上升時(shí)間也明顯的減小。雖然INP4、INP5的上升時(shí)間和下降時(shí)間有所增加但是由于對(duì)稱性布局和INP3的波形基本上保持一致，從而共同平分反射對(duì)其內(nèi)存芯片封裝所造成影響。所以總體上來(lái)看Fly-Shu拓?fù)浣Y(jié)構(gòu)與Fly-By結(jié)構(gòu)相比，不僅對(duì)于減小PCB尺寸有所改善外，還能有效地抑制因反射所帶來(lái)的過(guò)沖電壓值和振蕩的持續(xù)時(shí)間，對(duì)減小反射的影響有更好的作用。

2.3 拓?fù)浣Y(jié)構(gòu)的串?dāng)_驗(yàn)證

新設(shè)計(jì)的Fly-Shu結(jié)構(gòu)對(duì)反射的抑制有很大的提高，下面通過(guò)驗(yàn)證差分對(duì)走線串?dāng)_的抑制情況來(lái)做進(jìn)一步驗(yàn)證其對(duì)于提高信號(hào)完整性的性能。在差分對(duì)走線的Fly-By拓?fù)浣Y(jié)構(gòu)上面加一個(gè)相同類型的微帶線走線作為對(duì)差分對(duì)走線的外界攻擊信號(hào)線，然后把所有的線間距設(shè)置為0.127 mm，其他仿真參數(shù)還是保持不變，于是得到圖5的差分對(duì)走線被外界線干擾時(shí)的拓?fù)浣Y(jié)構(gòu)。

圖5 差分對(duì)走線的拓?fù)浣Y(jié)構(gòu)

對(duì)圖5進(jìn)行串?dāng)_仿真后，設(shè)置仿真的時(shí)鐘頻率為533 MHz，進(jìn)行串?dāng)_仿真后得到的“眼睛”數(shù)為4的眼圖如圖7所示。然后通過(guò)圖6分析發(fā)現(xiàn)對(duì)于一些接收端的最大噪聲信號(hào)還是比較大的，“眼睛”張開(kāi)的明度也不是很大。

于是改成Fly-Shu拓?fù)浣Y(jié)構(gòu)的差分對(duì)走線被單獨(dú)動(dòng)態(tài)線干擾時(shí)所得到其拓?fù)浣Y(jié)構(gòu)如圖7所示。

圖7 Fly-Shu差分對(duì)走線的拓?fù)浣Y(jié)構(gòu)

并設(shè)置相同的串?dāng)_參數(shù)后得到仿真后的眼圖為圖8所示。

圖8 Fly_Shu拓?fù)浣Y(jié)構(gòu)串?dāng)_仿真后眼圖

通過(guò)上面圖6和圖8兩幅眼圖總體上來(lái)看，改進(jìn)后的拓?fù)浣Y(jié)構(gòu)上邊沿和下邊沿的每一個(gè)接收端波形峰的峰值得到了明顯的減小，由此可見(jiàn)對(duì)外界干擾線所帶來(lái)的串?dāng)_影響有明顯的抑制效果。為了更清楚地知道抑制情況，選取INP1、INP9、INP10三個(gè)內(nèi)存芯片進(jìn)行具體的數(shù)值化分析。通過(guò)圖6和圖8的參數(shù)數(shù)值化顯示后可以發(fā)現(xiàn)INP1波形峰的峰值由391.801 mv減小到334.387 mv，INP9波形峰的峰值由592.055 mv減小到304.222 mv，INP10波形峰的峰值由320.531 mv減小到72.447 mv，因此可證明改進(jìn)后的Fly-Shu拓?fù)浣Y(jié)構(gòu)通過(guò)串?dāng)_仿真所得到的眼圖的得到噪聲明顯減小，眼圖的“眼晴”高度也增大了，其張開(kāi)更明亮了，從而證明Fly-Shu拓?fù)浣Y(jié)構(gòu)相比Fly-By在串?dāng)_的抑制方面也有很大的改善。另外通過(guò)INP9和INP10對(duì)比我們也容易發(fā)現(xiàn)INP10的最大噪聲電壓兩次結(jié)果都小于INP9，也就說(shuō)明當(dāng)距離干擾線越遠(yuǎn)時(shí)，其受到的串?dāng)_也就越小從而在理論的推導(dǎo)中驗(yàn)證了串?dāng)_仿真現(xiàn)象的正確性。

3 結(jié) 語(yǔ)

本文首先分析了目前常用的高速信號(hào)不完整性的原因和其解決方法，然后從具體的PCB實(shí)例入手，通過(guò)仿真分析Fly-By拓?fù)浣Y(jié)構(gòu)在反射和串?dāng)_的抑制情況，并發(fā)現(xiàn)對(duì)于其拓?fù)浣Y(jié)構(gòu)還有待優(yōu)化，最后根據(jù)拓?fù)浣Y(jié)構(gòu)的抑制效果和PCB面積向更小的方向考慮設(shè)計(jì)出一種新的復(fù)合拓?fù)浣Y(jié)構(gòu)。通過(guò)兩種拓?fù)浣Y(jié)構(gòu)具體走線后的反射和串?dāng)_仿真的結(jié)果進(jìn)行對(duì)比，發(fā)現(xiàn)新設(shè)計(jì)的拓?fù)浣Y(jié)構(gòu)在抑制反射和串?dāng)_的噪聲方面具有更好的效果，也更好地保證了信號(hào)的完整性，從而為以后的PCB設(shè)計(jì)提供具有實(shí)際意義的借鑒作用。

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OPTIMIZATION AND SIMULATION OF HIGH-SPEED CIRCUIT TOPOLOGY BASED ON DDR3

Sun Jing Huang Wenqing

(SchoolofElectricalandInformationEngineering,HunanUniversity,Changsha410006,Hunan,China)

By studying the public version of DDR3 PCB which is designed by JEDEC company with register memory (RDIMM) B0，the corresponding Fly-By Topology of clock signal line is extracted according to the IBIS simulation model of RDIMM. Using SigXplorer software to simulate and analyze the original Fly-By Topology. Then, according to the existing topology features, a new topology called Fly-Shu is designed. In the end, comparing the rectangular waveform come from the reflected simulation and Eye waveform come from the crosstalk simulation with the simulation result of the original Fly-By Topology, it is found that the new designed Fly-Shu Topology is better at restraining the influence of reflection and crosstalk, so that the higher integrity of high speed signal integrity in transmission is ensured. At the mean time, the new design of the Fly-Shu Topology can offer a good reference in designing and simulating the PCB of high speed signal.

High-speed circuit Differential pair signals Signal integrity Eye pattern Cadence software

2016-01-11。孫靜，碩士生，主研領(lǐng)域：高速信號(hào)完整性，電路與系統(tǒng)。黃文清，副教授。

TP802.1

A

10.3969/j.issn.1000-386x.2017.02.025