張晴上海市計量測試技術研究院

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基于FPGA的SRRC數(shù)字濾波器設計與實現(xiàn)

張晴
上海市計量測試技術研究院

摘要：隨著數(shù)字技術的不斷發(fā)展，數(shù)字濾波在數(shù)字信號處理領域占據(jù)不可替代的地位。文章首先介紹了數(shù)字濾波器的理論，DSP器件在高速和實時系統(tǒng)中的應用有一定局限性的問題提出了基于FPGA消除基帶傳輸系統(tǒng)碼間干擾的實現(xiàn)方案。該方案設計了一個33階的具有對稱轉(zhuǎn)置結構的平方根升余弦滾降（SRRC）濾波器。首先通過MATLAB對濾波器系數(shù)進行了提取，并對浮點型系數(shù)進行量化和CSD編碼形成定點型系數(shù)，使之能夠在FPGA中運行。利用硬件描述語言Verilog對所設計的濾波器各功能模塊進行設計。最后釆用仿真綜合軟件Modelsim和Quartus II對頂層模塊進行綜合與仿真。仿真后得到的濾波后數(shù)據(jù)波形圖與Matlab下理論性的濾波后數(shù)據(jù)波形圖基本相吻合，證明了所設計的SRRC數(shù)字濾波器功能完全正確。

關鍵字：平方根升余弦滾降濾波器 仿真 硬件描述語言 沖擊響應系數(shù) 移位相加方法

1　引言

由于平方根升余弦濾波器在時域具有較快的衰減，可降低抽樣判決時錯誤的可能性，所以在數(shù)字通信中為了減少接收端的誤碼率，普遍采用其作為成形濾波器。以往的平方根升余弦濾波器普遍采用 DSP（Digital Signal Processing）方法來實現(xiàn)。數(shù)字濾波的輸出是通過輸入采樣流與濾波器系數(shù)卷積而得到的，所需算法工作量十分龐大，而DSP器件由于軟件算法在執(zhí)行時的順序性限制了在高速和實時系統(tǒng)中的應用。隨著FPGA在容量、速度上的大幅提升，F(xiàn)PGA在數(shù)字信號處理領域的應用也越來越 廣泛，利用FPGA可以重復配置高精度的數(shù)字濾波器，使用Verilog硬件描述語言改變?yōu)V波器的系數(shù)和階數(shù)，并能實現(xiàn)大量的卷積運算算法。

2　平方根升余弦成形濾波器原理

數(shù)字基帶傳輸系統(tǒng)通常由脈沖形成器、發(fā)送濾波器、信道、接收濾波器、抽樣判決器與碼元再生器組成。

為了讓信號在有帶寬限制的信道中進行傳輸，通常在發(fā)送端把信號經(jīng)成形濾波器進行帶寬限制，這樣就會導致碼元間的干擾。而接收端濾波器的作用是最大限度地減小碼元間的干擾，使接收端能在抽樣判決時刻準確恢復發(fā)送端對應碼元的幅度信息，從而使系統(tǒng)傳輸誤碼率降到最低。從發(fā)送濾波器到接收濾波器總的傳輸特性：（1） 根據(jù)奈奎斯特第一準則，若H（ω）的幅頻特性滿足滾降系數(shù)為升余弦（RRC）濾波器特征時，可以實現(xiàn)無碼間串擾傳輸。當信道噪聲可忽略時，按照匹配濾波器的輸出信噪比最大準則，可以將升余弦濾波器分為2個平方根升余弦滾降濾波器（SRRC）來實現(xiàn)，一個在發(fā)射端用于發(fā)射成形濾波，一個在接收端用于匹配濾波。

3　平方根升余弦成形濾波器的設計

3.1濾波器參數(shù)的確定可知，平方根升余弦滾降濾波器的時域表達式是一個無窮階數(shù)的系數(shù)對稱的濾波器。為了能夠在硬件電路上實現(xiàn)，必須截取其中的一部分階數(shù)，SRRC濾波器的階數(shù)可以用N=L×K來表示，其中L表示每個符號的取樣點數(shù)即采樣倍數(shù)，K表示 考慮最佳采樣點處受影響的相關碼元個數(shù)，相關碼元個數(shù)越多，最佳采樣點處的碼間干擾越小。 fdatool 是Matlab信號處理工具箱提供的一種綜 合、簡便的圖形化用戶工具［8］。本文使用fdatool進 行仿真優(yōu)化，得出不同參數(shù)對信號傳輸誤碼率的影響，最終確定所設計SRRC濾波器的參數(shù)是滾降系 數(shù)α=0.20，相關碼元為4個，8倍采樣，濾波器階數(shù)為33階。3.2 SRRC濾波器的FIR實現(xiàn)結構設計本文根據(jù)所設計SRRC濾波器的階數(shù)，綜合FIR 直接轉(zhuǎn)置型結構和線性相位型結構的特點，設計了具有線性轉(zhuǎn)置型結構的SRRC濾波器，該結構具有關鍵路徑上傳輸延遲小，系數(shù)減少一半等特點。

在該結構中，輸入的數(shù)據(jù)首先與17個（階數(shù)加一的一半數(shù)量）濾波器沖擊響應系數(shù)相乘，結果送入寄存器。在完成輸入數(shù)據(jù)與系數(shù)h1到h16的乘累加后，反向按照h15到h0的順序再次與系數(shù)進行乘累加，直到完成階數(shù)數(shù)量的乘累加操作，得到最終的濾波輸出結果。

4　平方根升余弦成形濾波器的FPGA實現(xiàn)

4.1沖擊響應系數(shù)的生成 通過調(diào)用Matlab中的rcosfir函數(shù)可以生成所設 計SRRC濾波器的沖擊響應系數(shù)，其中，R就是滾降因子α，本文設為0.2； nT就是代表相關碼元個數(shù)用來控制濾波器長度的參數(shù)，本文設為4； rate為每個符號周期的采樣點數(shù)，本文設為8； T是符號持續(xù)時間，本文設為1；

filter_type為濾波器類型參數(shù)，本文設為sqrt， 即根升余弦濾波器。

Matlab中調(diào)用rcosfir函數(shù)生成歸一化的濾波器沖 擊響應系數(shù)的代碼如下所示： OSR=8； rollFactor=0.2；

srrcTaps1=rcosfir（rollFactor，［-2 2］，OSR，1，’sqrt’）；

srrcTaps2=srrcTaps1/sum（srrcTaps1）*OSR；

代碼首先初始化每碼元周期采樣點數(shù)OSR和滾降 因子rollFactor，然后調(diào)用rosfir函數(shù)生成系數(shù)srrcTap1 并對其進行歸一化處理后得到最終的沖擊響應系數(shù) srrcTaps2。

4.2沖擊響應系數(shù)的Q值量化和CSD編碼 FPGA主要用于以定點數(shù)為主的運算處理，而在完成SRRC濾波器設計時通過MATLAB計算出的固定系數(shù)都是浮點數(shù)，因此必須將系數(shù)量化后再用作FPGA的處理。本文將量化Q值確定為10，先把沖擊響應系數(shù)（Matlab中得到的系數(shù)srrcTaps2）乘以2 的10次方即1024后再進行取整。

濾波器涉及數(shù)據(jù)與沖擊響應系數(shù)相乘，如用乘法器實現(xiàn)，則由于乘法器所占據(jù)的面積大，延時長，常常不能滿足高速的要求。鑒于沖擊響應的系數(shù)是常系數(shù)，則可以通過對數(shù)據(jù)移位相加、減來實現(xiàn)乘法運算。 一個整數(shù)x的二進制表示（如xB-1xB-2…x2x1x0）就是若干個2的整數(shù)次冪之和，它與另一個整數(shù)y的 乘積：

其中y*2b可以通過對y進行移位操作得到.所以 當x為常數(shù)時，其二進制表示中相應的xb是定值（0或 l），因此可以通過對數(shù)據(jù)移位相加來實現(xiàn)乘法運算。

由于x=0時的對應項y*2b并不參加累加運算，所 以如果找到一種表示方法使非零元素數(shù)量降低，則 可以使得加法器的數(shù)量減少，從而降低硬件的規(guī)模， CSD表示法即正則有符號數(shù)字表示法正是這樣的一 種方法。它的編碼規(guī)則是從低位到高位用10..-（-代 表-1）替換所有大于1個1的序列，然后再看是否存在 1011，有的話用110-替換。

二進制補碼使得累加多個有符號數(shù)值成為可能， 所以本文先將量化取整后的系數(shù)轉(zhuǎn)換為二進制補碼 形式，再進行CSD編碼，得到便于在FPGA中運算處 理的數(shù)據(jù)移位相加、減運算的2的整數(shù)次冪之和形式 的定點型沖擊響應系數(shù)。

4.3SRRC濾波器各功能模塊的硬件語言描述 完成濾波器參數(shù)和結構的設計后，需要使用硬件描述語言對SRRC濾波器的各個功能模塊進行描述，以生成可以在FPGA仿真綜合軟件上編譯運行的硬件描述文件。本文采用模塊化的思想設置一個頂層模塊，并在頂層模塊下劃分兩個子模塊，一個是電平轉(zhuǎn)換模塊，用于根據(jù)信道傳輸要求將輸入數(shù) 據(jù)信號轉(zhuǎn)換成4級symbol信號。另一個是核心功能模 塊濾波模塊，完成輸入數(shù)據(jù)與濾波器沖擊響應系數(shù) 的乘累加運算，輸出濾波后的數(shù)據(jù)信號。 Verilog是一種用于從算法級、門級到開關級的多種 抽象設計層次的數(shù)學系統(tǒng)建模的硬件描述語言，本文采用Verilog對SRRC濾波器各功能模塊進行硬件描述。

4.3.1電平信號轉(zhuǎn)換模塊的Verilog代碼實現(xiàn) 要數(shù)字信號傳輸進行遠距離傳輸時必須將基帶 信號調(diào)制到高處。本文在濾波器濾波模塊前設置了 電平信號轉(zhuǎn)換模塊，使用歐洲電信標準化協(xié)會（ETSI）推薦性標準中的4FSK這樣的多進制頻 移鍵控調(diào)制方法來降低信道系統(tǒng)信噪比的要求。該模塊根據(jù)基帶脈沖輸入序列4個碼元（00，01，10， 11）轉(zhuǎn)換成4個symbol信號（+3，+1，-1，-3），對應 四種載波的頻率，其中一個碼元對應兩個bit，所以 symbol速率為symbol速率的兩倍，一個symbol周期是一個symbol周期的兩倍。

本文所設計的SRRC濾波器的系統(tǒng)時鐘頻率設為50MHZ，采樣頻率設為38400HZ。因此采樣周期是系統(tǒng)時鐘周期的

50000000/38400=1302倍，也就是說每1302個系統(tǒng)時鐘周期濾波器會采一次樣。所以在電平信號轉(zhuǎn)換模塊設置了一個計數(shù)器count，在系統(tǒng)時鐘信號的上升沿或者復位信號的下降沿觸發(fā)，從0 計到1301，計數(shù)未滿1301時，count加1，相關代碼如下所示：

always @（posedge sclk or negedge reset_n）

if（！reset_n）

count<=12’b0；

else if（div_t==2’b01）

begin

if（count

count<=count+1’b1；

else count<=12’b0；

end

else if（div_t［0］==1）

begin if（count

else count<=12’b0；

end

else if（div_t==2’b10）

begin

count<=12’b0；

end

本文設計的SRRC濾波器采用8倍采樣速率，每采8次樣完成一個symbol的傳輸，所以本文設置了一個3位的計數(shù)器count_8，當計數(shù)器count計到1301（即 按38400Hz的采樣頻率采一次樣）時，計數(shù)器count_8 加1，從0計到7。每計到7時將symbol傳輸完成標志 symbol_rate_flag置為高電平，表示symbol信號傳輸 完成。由于采用4FSK調(diào)制方法，一個symbol周期是 bit周期的2倍，1個bit信號占4個采樣點，所以本文 設置計數(shù)器count_8在計到3和7時將bit傳輸完成標志 bit_rate_flag置為高電平，表示bit信號傳輸完成，相關代碼如下所示：

always@（posedge sclk）

if（！reset_n） count_8<=3’b0；

else if（count==COUNT_BIT_RATE-1）

count_8<=count_8+1’b1；

else if（div_t==2’b10）

count_8<=3’b0； always@（posedge sclk）

if（count==COUNT_BIT_RATE-2）

begin if（count_8==3’d3||count_8==3’d7）

bit_rate_flag<=1’b1；

end

else bit_rate_flag<=1’b0； //symbol_rate_flag

always@（posedge sclk）

if（count==COUNT_BIT_RATE-1）

begin

if（count_8==3’d7）

symbol_rate_flag<=1’b1；

end

else symbol_rate_flag<=1’b0；

在電平信號轉(zhuǎn)換部分，本模塊將輸入的電平信號賦值給定義的2位輸入緩沖信號寄存器data_in_buf 的低位，原輸入緩沖信號的低位傳入到高位，這樣便完成輸入數(shù)據(jù)的串轉(zhuǎn)并轉(zhuǎn)換，以滿足4FSK調(diào)制方 法對輸入序列碼元的要求。接著根據(jù)data_ in_buf中的信號值使用case語句將4級symbol信號分別賦值

為 +3，+1，-1，-3，相關代碼如下所示：

//l4_symbol_v

always @（posedge sclk） l4_symbol_v<=data_in_buf_v；

//convert to 4 level symbol

always @（posedge sclk） if（symbol_rate_flag）

begin case（data_in_buf）

2’b10：

begin l4_symbol<=3’b011；

end

2’b00：

begin l4_symbol<=3’b001；

end

2’b01begin l4_symbol<=3’b111；

end

2’b11：

begin l4_symbol<=3’b101；

end

endcase

end

最后將4級symbol有效信號賦值給輸出有效信號 dov，將4級symbol信號14_symbol賦值給數(shù)據(jù)輸出信 號dout，完成轉(zhuǎn)換后數(shù)據(jù)信號的輸出，相關代碼如 下所示：

//dov

always @（posedge sclk）

if（！reset_n） dov<=’b0；

else

dov<=14_symbol_v；

always @（posedge sclk）

if（inserted_flag_t && count_8==3’d0 &&

l4_symbol_v） dout<=

l4_symbol；

else if（inserted_flag_t && count_8>3’d0 &&

l4_symbol_v） dout<=3’d0；

else if（last_count==13’d1303 &&

l4_symbol_v） dout<=3’d0；

endmodule

4.3.2濾波模塊的Verilog代碼實現(xiàn) 輸入數(shù)據(jù)信號完成電平信號轉(zhuǎn)換后輸出到濾波器 的核心功能模塊濾波模塊中進行濾波。

在濾波模塊的輸入端，din作為數(shù)據(jù)輸入信號是 來自電平轉(zhuǎn)換模塊的輸出信號，din_valid作為數(shù)據(jù) 輸入有效信號。在輸出端，dout為數(shù)據(jù)輸出信號也 是頂層模塊的最終輸出，din_valid為數(shù)據(jù)輸出有效 信號。 本文采用移位相加方法實現(xiàn)SRRC濾波器的濾 波模塊。 移位相加法是通過輸入數(shù)據(jù)按照沖擊響應系數(shù) 的CSD編碼進行移位相加以完成輸入數(shù)據(jù)與系數(shù)的相 乘運算的方法。首先在濾波模塊中定義三個寄存器r ，h和q，r寄存器為輸入數(shù)據(jù)信號的移位值，h寄存 器為沖擊響應系數(shù)和輸入數(shù)據(jù)之間的移位相加結果 ，q寄存器存儲h寄存器值的累加和。

CSD編碼后的沖擊響應系數(shù)中2的 整數(shù)次冪的最高指數(shù)為10，最低指數(shù)為0，所以將輸 入數(shù)據(jù)從移0位到移10位后的結果依次賦值到寄存器 r［0］到 r［10］中去，相關代碼如下所示：

//r0～r7

always @ （posedge sclk）

if（base_cnt==’d1）

begin

r［0］<=din_t；

r［1］<=din_t<<1；

r［2］<=din_t<<2；

r［3］<=din_t<<3；

r［4］<=din_t<<4；

r［5］<=din_t<<5；

r［6］<=din_t<<6；

r［7］<=din_t<<7；

r［8］<=din_t<<8；

r［9］<=din_t<<9；

r［10］<=din_t<<10；

end

完成r寄存器的賦值后將存儲其中的移位值按照 系數(shù)在CSD編碼后的2的整數(shù)次冪和的形式進行加減 后賦值到17個存放沖擊響應系數(shù)的寄存器h［0］到 h［16］中去，并逐個進行累加，累加的和依次存入到 寄存器q［0］到q［32］。最終累加結果也就是濾波后的 數(shù)據(jù)存儲在q［32］中，將其賦值給數(shù)據(jù)輸出信號 dout。

5　仿真驗證

5.1Matlab下對測試數(shù)據(jù)進行SRRC濾波試驗 對于所設計的SRRC濾波器的仿真驗證，本文 使用Modelsim仿真和連接FPGA開發(fā)板使用Quartus II進行仿真兩種方法，分別輸出濾波數(shù)據(jù)結果波形 圖與Matlab下的理論性濾波輸出數(shù)據(jù)結果波形圖進 行比較以驗證所設計SRRC濾波器功能的正確性。 首先在Matlab下編輯代碼生成一組隨機數(shù)據(jù)， 將該數(shù)據(jù)進行8倍升采樣后與調(diào)用升余弦濾波器函數(shù) 并進行歸一化處理后獲得的濾波器系數(shù)srrcTaps2進行卷積運算，運行得到Matlab下的理論濾波結果 srrcout。

5.2使用modelsim進行仿真驗證 在modelsim中建立濾波器仿真工程，在工程目 錄下建立目錄mif_data并將Matlab下生成的測試數(shù)據(jù) 轉(zhuǎn)換為16進制后按照一定格式保存為mif文件（通用數(shù)據(jù)交換文件），存放到mif_data目錄下。 編寫仿真工程啟動腳本文件start.fdo，內(nèi)容包括添加編寫的SRRC濾波器各功能模塊和頂層測試模塊的Verilog代碼文件以及仿真所需要的庫文件 220model.v和altera_mf.v并進行編譯、設置波形窗口 和波形的參數(shù)等。在Modelsim命令行中執(zhí)行do start. fdo命令，Modelsim編譯添加的文件并添加濾波 模塊中各信號的波形圖到顯示窗口。

將Modelsim下生成的濾波輸出數(shù)據(jù)信號波形圖與Matlab下的理論性輸出數(shù)據(jù)波形圖相比較，發(fā)現(xiàn)兩者基本相吻合，Modelsim下的仿真結果驗證了所設計SRRC濾波器功能的正確性。

5.3使用Quartus II連接FPGA開發(fā)板進行仿真驗證首先在Quartus II下新建濾波器仿真工程，調(diào)用 Tool菜單中的MegaWizard插件管理器選取Memory Compiler中的RAM-1PORT單口讀寫插件，設置存放測試輸入數(shù)據(jù)的mif文件的文件夾路徑，生成單口讀寫模塊例化文件存儲在新建Quartus II仿真工程的ipcore_dir目錄下，并在濾波器頂層模塊中加以定義。然后添加編寫的濾波器各功能模塊的Verilog代 碼文件以及單口讀寫模塊文件并進行編譯。編譯完成后在Quartus II中新建SignalTapII邏輯分析儀文件生成SignalTapII邏輯分析儀窗口，配置采樣深度，添加需要觀察的波形的信號并分配管腳，使用USB 下載線通過JTAG接口將FPGA開發(fā)板與計算機相連并在邏輯分析儀窗口中選中所連接開發(fā)板的硬件類型。最后執(zhí)行SignalTapII邏輯分析儀的分析程序生 成連接FPGA開發(fā)板進行仿真所輸出的濾波模塊信號 波形圖。將Quartus II下生成的濾波輸出數(shù)據(jù)信號波形圖 與Matlab下的理論性輸出數(shù)據(jù)波形圖相比較，發(fā)現(xiàn)兩者同樣基本相吻合，進一步驗證了所設計的SRRC濾波器功能的正確性。

6　結束語

本文探索使用Verilog硬件描述語言設計基于 FPGA的SRRC數(shù)字濾波器的實現(xiàn)方法，并使用仿真 軟件Modelsim和Quartus II對實現(xiàn)SRRC濾波器各 功能模塊進行仿真驗證，然后將仿真的濾波輸出數(shù) 據(jù)與Matlab下的理論性濾波輸出數(shù)據(jù)進行了比較分 析，證明所設計的基于FPGA的SRRC數(shù)字濾波器的 實現(xiàn)方法具有精確、快速、靈活、適用性強及硬件 資源耗費少等特點，但其功能還需要改進和完善以 在進一步提高速度的同時，減少資源的占用。

參考文獻

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