張照鋒，陳毅華，錢國明

（1.南京信息職業(yè)技術(shù)學院，南京210023；2.江蘇有線無錫分公司，江蘇無錫214100；3.南京郵電大學電子科學與工程學院，南京210003）

UHF RFID頻率合成器及其快速控制器設(shè)計*

張照鋒1*，陳毅華2，錢國明3

（1.南京信息職業(yè)技術(shù)學院，南京210023；2.江蘇有線無錫分公司，江蘇無錫214100；3.南京郵電大學電子科學與工程學院，南京210003）

針對射頻識別（RFID）系統(tǒng)中對本振信號的高質(zhì)量要求，基于雙模分頻鎖相頻率合成的基本原理，提出了一種高穩(wěn)定度低相噪的UHF波段RFID頻率合成器的設(shè)計方法，著重對系統(tǒng)的電路參數(shù)進行了分析和仿真，并設(shè)計了基于FPGA的快速控制器用于參數(shù)配置。測試結(jié)果與仿真結(jié)果基本一致，該頻率合成器及其控制器達到了UHF射頻識別的應(yīng)用要求。

射頻識別（RFID）；雙模分頻；鎖相環(huán)；頻率合成器

頻率合成是指以某個參考頻率為基準，在某一頻段內(nèi)，綜合產(chǎn)生并輸出多個工作頻率點的過程，基于這個原理制成的頻率源稱為頻率合成器。頻率合成器按頻率合成方法可分為直接合成式和間接合成式，按輸出信號間的相位關(guān)系可分為相干式和非相干式。鎖相環(huán)頻率合成器（PLL）屬于非相干的間接合成式，它是一種建立在跟蹤參考頻率基礎(chǔ)上的相位負反饋閉環(huán)控制系統(tǒng)，主要由鑒相器（PD）、電荷泵（CP）、環(huán)路濾波器（LF）和壓控振蕩器（VCO）組成［1-3］。PLL環(huán)路利用PD取出兩路脈沖信號的相位差，CP將脈沖信號的寬度轉(zhuǎn)換為平均電壓，再由LF濾除其中非線性成分與噪聲后得到純凈的控制電壓，送入VCO產(chǎn)生瞬時輸出頻率，使相位差朝著縮小固有角頻差方向變化，一旦相位差趨向很小常數(shù)（稱為剩余相位差）時，則鎖相環(huán)路被鎖定了［4］。

1 系統(tǒng)總體方案分析

鎖相式頻率合成器可分為基本單環(huán)頻率合成器、單模前置分頻鎖相頻率合成器、下變頻鎖相頻率合成器和雙模分頻鎖相頻率合成器等，其中雙模分頻鎖相頻率合成器采用變模技術(shù)（吞咽脈沖技術(shù)），可以在不改變頻率分辨力（即輸出頻率間隔）且不影響頻率轉(zhuǎn)換時間的同時，提高合成器的輸出頻率［5］。雙模分頻鎖相頻率合成器結(jié)構(gòu)圖如圖1所示。

圖1 雙模分頻鎖相頻率合成器結(jié)構(gòu)圖

圖1中,A為脈沖吞咽可編程計數(shù)器，B為主計數(shù)器。分頻計數(shù)開始時，模式控制邏輯電路MC輸出低電平，前置分頻器在低電平邏輯的控制下按P+1模式計數(shù)，A和B計數(shù)器則接收前置分頻器的輸出脈沖并計數(shù)。此時，工作在P+1模式的前置分頻器每次比固定÷P分頻多計數(shù)一個脈沖，又稱為多吞掉一個脈沖。在一個循環(huán)中吞掉多個脈沖，由吞咽可編程計數(shù)器來記錄［6］。當A計數(shù)器記滿以后，A計數(shù)器停止計數(shù)，并通知MC輸出高電平，前置分頻器按P模式計數(shù)，B計數(shù)器繼續(xù)接收前置分頻器的輸出脈沖進行計數(shù)，直到B計數(shù)器記滿以后，便輸出一個分頻脈沖至鑒相器PD。同時，B計數(shù)器通知MC回復低電平，促使前置分頻器也恢復P+1模式，從而完成一個計數(shù)周期。

在上述的分頻過程中，前置分頻器先以P+1模式計數(shù)A次，然后再以P模式計數(shù)B-A次，其分頻比為：

輸出頻率為：

式中，B的預設(shè)分頻比為3～8 191，A的預設(shè)分頻比0～31［7］。通過FPGA控制信號設(shè)置A、B、R 3個控制字寄存器來實現(xiàn)對鎖相環(huán)的控制，且必須保證。

針對基于UHF頻段射頻識別技術(shù)的室內(nèi)定位系統(tǒng)，通過檢測標簽返回的信息的時間差TDOA（Time Difference Of Arrival）來確定標簽的具體位置，因此各個標簽讀寫器就必須獲得同一的、高精度、高穩(wěn)定性的頻率合成系統(tǒng)。設(shè)計的頻率合成系統(tǒng)框圖如圖2所示，其中頻率鎖相環(huán)由FPGA控制并將頻率信息反饋給FPGA，環(huán)路濾波網(wǎng)絡(luò)確定鎖相環(huán)輸出頻率特性，溫度補償晶振為頻率鎖相環(huán)提供參考頻率。

圖2 雙模分頻鎖相環(huán)頻率合成系統(tǒng)的設(shè)計框圖

2 系統(tǒng)參數(shù)分析

雖然零中頻結(jié)構(gòu)的發(fā)射前端具有多種優(yōu)點，但是在實際使用中零中頻對發(fā)射前端的正交信號的相位和幅度有較高的要求，因此使用ADS軟件對電路的預增益和諧波平衡進行仿真與分析。零中頻射頻發(fā)射前端仿真鏈路如圖2所示。

2.1 系統(tǒng)參數(shù)分析設(shè)計

PLL電路的特性主要由環(huán)路濾波器決定，在絕大多數(shù)的數(shù)字PLL里，由于有源濾波器采用放大器而引入噪聲，PLL所產(chǎn)生頻率的相位噪聲性能會比采用無源濾波器的PLL輸出差，因此優(yōu)先選用無源濾波器與PFD（鑒頻鑒相器）組合使用。由于鎖相環(huán)頻率合成系統(tǒng)所使用電荷泵的輸出為3態(tài)信號，一個連接到電荷泵輸出的無源RC濾波器的行為類似一個積分器。通過在芯片的外圍添加環(huán)路濾波器，即可根據(jù)所選參數(shù)，輸出穩(wěn)定的頻率。

環(huán)路濾波器（LF）具有低通特性，它主要是抑制鑒相器輸出電壓中的非線性成分與交流紋波噪聲，降低由VCO控制電壓的不純而引起的寄生輸出；同時，在環(huán)路跳出鎖定狀態(tài)時，提高環(huán)路性能以短期存儲，并迅速恢復信號。VTUNE為VCO輸入控制端，該電壓通過對CP輸出濾波得到的，并決定輸出頻率［8］。為較好地抑制噪聲和雜散，設(shè)計一個三階RC型無源低通濾波器，中心頻率1.83 GHz，通過二分頻得到915 MHz。環(huán)路濾波器電路圖如圖3所示。

圖3 環(huán)路濾波器電路

該結(jié)構(gòu)環(huán)路濾波器的傳遞函數(shù)為：

時間常數(shù)τ1、τ2、τ3分別對應(yīng)濾波器不在原點的一個零點和兩個極點，增加的一個極點能夠有效地衰減雜散噪聲。

環(huán)路的相位余量：

已知鎖相環(huán)設(shè)計需求的帶寬ωc和相位裕量φc時，就可以計算出τ1、τ2、τ3，從而確定出各參數(shù)值。

2.2 系統(tǒng)仿真

對環(huán)路濾波器進行仿真，得到的結(jié)果如圖4所示。

在整數(shù)雙模分頻鎖相環(huán)電路中，輸入到鎖相環(huán)鑒相器中的參考信號頻率 fR等于RF的通道間隔，環(huán)路的帶寬設(shè)置為鑒相頻率的1/10，閉環(huán)增益的轉(zhuǎn)折頻率就是環(huán)路帶寬。從圖4（b）中可知，環(huán)路帶寬17.6 kHz，可以有效地抑制外部信號噪聲；相位余量51.1°，既能滿足電路穩(wěn)定性要求，又兼顧鎖相環(huán)響應(yīng)速度。圖4（c）為系統(tǒng)在中心頻率915 MHz時的相位噪聲分析，包括系統(tǒng)總相位噪聲、環(huán)路濾波器噪聲和VCO噪聲。在偏離載波17.6 kHz內(nèi)（即環(huán)路帶寬內(nèi)），總相位噪聲為-86.89 dBc，環(huán)路濾波器噪聲為-96.42 dBc；而在偏離載波1 MHz時，兩者分別低至-131.9 dBc和-150.6 dBc。另外從圖4（d）的仿真結(jié)果中還可以知道從1.76 GHz到1.83 GHz所需的鎖定時間為100μs。系統(tǒng)設(shè)計符合UHF射頻識別的應(yīng)用要求。

根據(jù)仿真結(jié)果得到各個元件參數(shù)：C1=1.0 nF，C2=15.0 nF，C3=470 pF，R1=2 kΩ，R2=2 kΩ。

圖4 環(huán)路濾波器仿真曲線路

3 參數(shù)配置與電路實現(xiàn)

本頻率合成系統(tǒng)采用FPGA控制，鎖相頻率合成芯片采用ADF4360-3設(shè)計915 MHz本振源信號，為射頻發(fā)射機正交混頻電路提供性能良好的本振載波［9］。ADF4360-3是由美國ADI公司出品的鎖相頻率合成芯片，頻率范圍1 600 MHz～1 950 MHz，通過二分頻可得到800 MHz～975 MHz。它主要由數(shù)字鑒相器、電荷泵、壓控振蕩器、24 bit數(shù)據(jù)寄存器、24 bit功能鎖存器、可編程14 bit R計數(shù)器、可編程18 bit N計數(shù)器（5 bit A計數(shù)器和13 bit B計數(shù)器）以及雙模前置（P+1）/P分頻器等組成，所有片內(nèi)寄存器均通過簡單的三線式接口進行控制［10］。該芯片主要用于無線手持通信設(shè)備、檢測設(shè)備、無線局域網(wǎng)及有線電視設(shè)備中。

3.1 FPGA接口與參數(shù)配置

FPGA芯片通過SPI總線來控制ADF4360-3的配置。控制信號由時鐘信號CLK、數(shù)據(jù)信號DATA和使能信號LE組成。首先在使能LE的下降沿提供起始串行數(shù)據(jù)的同步，24 bit數(shù)據(jù)信號在時鐘信號的上升沿被一位一位地送入數(shù)據(jù)寄存器。當數(shù)據(jù)輸入完畢，如果LE有一個上升沿，則數(shù)據(jù)從移位寄存器傳送至被4個相應(yīng)的鎖存器中的任何一個（目的鎖存器由移位寄存器中的兩位控制位C1和C2所決定），再進行下一個目標寄存器的初始化。對寄存器上電的順序為：加參考時鐘→R計數(shù)器→控制鎖存器→N計數(shù)器，如果配置的順序錯誤，則ADF4360-3不能正常工作［11］。特別地，在對ADF4360-3的寄存器進行操作時，注意在寫控制寄存器和N計數(shù)器間要有一定的延時，時間太長會降低效率，響應(yīng)時間太短會導致無法響應(yīng)。同時由于用FPGA產(chǎn)生的時鐘和數(shù)據(jù)容易產(chǎn)生毛刺，導致競爭和冒險現(xiàn)象，因此在數(shù)據(jù)線和時鐘線上并聯(lián)一個10 pF～47 pF的電容，來吸收這些毛刺。FPGA參數(shù)配置接口時序圖如圖5所示。目標寄存器的選擇由移位寄存器最末兩位DB0、DB1來決定，當（C2，C1）=（0，0）時為功能鎖存器模式，當（C2，C）=（1，0）時為R計數(shù)器模式，當（C2，C1）=（0，1）時為N計數(shù)器模式，其中C和N寄存器的賦值時間間隔應(yīng)大于5 ms。

圖5 FPGA參數(shù)配置接口時序圖

本鎖相頻率合成系統(tǒng)產(chǎn)生一個1 830 MHz單頻點的本振信號輸出，需要根據(jù)各寄存器的幀結(jié)構(gòu)表進行初始化，每張表24 bit。設(shè)計中選用的參考頻率為64 MHz，可以將R計數(shù)器的分頻比設(shè)為64，則分頻后的頻率為1MHz，再進行適當倍頻就可以產(chǎn)生相應(yīng)的整數(shù)倍頻率，根據(jù)幀結(jié)構(gòu)表可得R計數(shù)器的碼表為000000000000000010000001，對應(yīng)16進制為000101。計數(shù)器的前置分頻器的輸出小于300 MHz的時候才能夠工作，因此在1 650 MHz～1 900 MHz的范圍內(nèi)，分頻比可以選擇16/17，編程模式選為一般模式，電荷泵輸出電流設(shè)置為最大2.5 mA，多輸出選定三態(tài)輸出模式，其余做一般設(shè)置，根據(jù)幀結(jié)構(gòu)表可得功能鎖存器的碼表為010011111111000100001000，對應(yīng)16進制為4FF108。在本系統(tǒng)中，無論產(chǎn)生的頻率為多少，R計數(shù)器和功能鎖存器的碼表是不變的，唯一需要變化設(shè)置的是N計數(shù)器的碼表。根據(jù)式（2），fi=64 MHz，P=6，1 830除16最大商為114，余數(shù)為6，因此可以將B計數(shù)器的指設(shè)為114，A計數(shù)器的值設(shè)為6，另外設(shè)置二分頻輸出；根據(jù)幀結(jié)構(gòu)表可得N計數(shù)器的碼表為110000000111001000011010，對應(yīng)16進制為C0721A。

3.2 其他電路設(shè)計

完整的系統(tǒng)原理圖如圖6所示。電源電路采用TPS76333和REG103產(chǎn)生穩(wěn)定的3.3 V電壓供電，并提供500 mA的電源驅(qū)動。同時RSET端與CPGND端接一個電阻可以得到最大的電荷泵輸出電流ICP，RSET和ICP的關(guān)系如下式：

而RSET=4.7 V，則ICPmax=2.5 mA。

為了獲得更大的輸出功率和更好的匹配，圖6中的RF輸出匹配電路使用并聯(lián)電感作為RF扼流圈來連接到VVCO=64 MHz，并在直流旁路電容后面串聯(lián)一個電感，形成LC諧振電路，從而提供10 dB的二次諧波抑制。該電路的匹配負載為50 Ω，由于ADF4360-3的輸出級為電流源，負載值的小變動不會造成很大的影響，但需保證差分輸出端的負載相等。

CC和CN為內(nèi)部補償節(jié)點，分別接10 nF電容到地和10μF到VVCO。

圖6 雙模分頻鎖相環(huán)頻率合成系統(tǒng)原理圖

4 結(jié)束語

本文首先介紹了雙模分頻鎖相頻率合成的基本原理，著重對系統(tǒng)參數(shù)進行了分析與仿真，確定系統(tǒng)各參數(shù)。并結(jié)合頻率鎖相合成芯片，給出了電路系統(tǒng)結(jié)構(gòu)框圖、關(guān)鍵參數(shù)以及控制流程，并重點對環(huán)路濾波器進行了設(shè)計和仿真。最后通過測試與計算，如圖7所示，得到總相位噪聲為-87 dBc/Hz@環(huán)路帶寬，與仿真結(jié)果一致，達到了設(shè)計要求。同時通過FPGA控制ADF4360-3的寄存器碼表，可以方便地進行頻率設(shè)置，可廣泛應(yīng)用于射頻電路系統(tǒng)以及無線通信系統(tǒng)中，能夠很好地投入實際應(yīng)用。

圖7 鎖相環(huán)頻率輸出

［1］遠坂俊昭.鎖相環(huán)（PLL）電路設(shè)計與應(yīng)用［M］.何希才，譯.北京：科學出版社，2006：23-28.

［2］Roland E.Phase-Locked Loops：Design，Simulation and Applica? tions（6th Edition）［M］.New York：cGraw-Hill，2007：26.

［3］Madhu C，Kumar V.Designs of All Digital Phase Locked Loop［C］//Engineering and Computational Sciences（RAECS），2014 Recent Advances in，Chandigarh：IEEE，2014：1-5.

［4］劉麗平，楊維明，李倩，等.鎖相環(huán)中無源環(huán)路濾波器的設(shè)計與仿真［J］.湖北大學學報（自然科學版），2011，33（4）：494-497.

［5］安娜.基于鎖相環(huán)分頻器的研究［D］.西北大學，2014：34-37.

［6］孫玨.基于數(shù)字鎖相環(huán)的寬帶頻率源設(shè)計［J］.艦船電子對抗，2011，34（3）：110-113.

［7］潘灝.TD-SCDMA分頻器的研究與設(shè)計［D］.安徽大學，2012：22-25.

［8］趙益波，馮久超.高階電荷泵鎖相環(huán)環(huán)路濾波器的設(shè)計［J］.控制理論與應(yīng)用，2011，28（3）：433-437.

［9］Martynenko D，F(xiàn)ischer G，Klymenko O.A Low Power Programma?ble Frequency Divider Intended for Frequency Synthesizer De?signed in Accordance with IEEE 802.15.4a Standard［C］//Circuits and Systems（ICCAS），2012 IEEE International Conference on，Kuala Lumpur：IEEE，2012：21-26.

［10］Analog Devices Inc.Integrated Synthesizer and VCO ADF4360-3 Data Sheet［EB/OL］.USA：Analog Devices Inc.，2004：41.

［11］陳毅華，錢國明，程崇虎.基于FPGA的開放式軟件無線電平臺的設(shè)計［C］//2011年江蘇省計算機與通信學術(shù)年會論文集，2011，12：187-190.

張照鋒（1974-），男，河南新鄉(xiāng)人，副教授，研究方向為電磁場與微波技術(shù)，zhangzf@njcit.cn；

陳毅華（1987-），男，江蘇常州人，碩士研究生，研究方向為軟件無線電與嵌入式系統(tǒng)；

錢國明（1964-），男，浙江紹興人，教授，研究方向為無線通信技術(shù)和信號處理。

Design of UHF RFID Frequency Synthesizer and Its Swift Controller*

ZHANG Zhaofeng1*，CHEN Yihua2，QIAN Guoming2
（1.Nanjing College of Information Technology，Nanjing 210023，China；2.Jiangsu Broadcasting Cable Information Network Corp，LTD.Wuxi Branch，Wuxi Jiangsu 214100，China；3.College of Electronic Science and Engineering，Nanjing University of Post and Telecommunications，Nanjing 210003，China）

With the high demand of high quality local oscillator signal of the RFID system，a design method of high stability and low phase noise UHF RFID frequency synthesizer is proposed based on the fundamental principle of dual-mode divided PLL frequency synthesizer.More emphasis is focused on the analysis and simulation of the circuit parameters of the system，and designing a FPGA-based swift controller for the parameter configuration.The test results coincides basically with that of the simulation，and this frequency synthesizer as well as its controller meets the application requirements of the UHF RFID system.

RFID；dual-mode frequency divider；phase locked loop（PLL）；frequency synthesizer

TN74

A

1005-9490（2016）06-1381-05

1230

10.3969/j.issn.1005-9490.2016.06.020

項目來源：江蘇高校品牌專業(yè)建設(shè)工程項目（PPZY2015C242）

2016-04-13 修改日期：2016-05-04