徐福珍 楊紅官 常勁帆 劉 湘

1（湖南大學(xué) 物理與微電子科學(xué)學(xué)院 長(zhǎng)沙 410082）2（中國(guó)科學(xué)院高能物理研究所 核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 北京 100049）

遠(yuǎn)距離大動(dòng)態(tài)范圍電荷測(cè)量電路的設(shè)計(jì)

徐福珍1,2楊紅官1常勁帆2劉 湘2

1（湖南大學(xué) 物理與微電子科學(xué)學(xué)院 長(zhǎng)沙 410082）2（中國(guó)科學(xué)院高能物理研究所 核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 北京 100049）

介紹了大型高海拔空氣簇射觀測(cè)站(Large High Altitude Air Shower Observatory, LHAASO)空氣簇射芯探測(cè)器陣列(Shower core detector array, SCDA)讀出電子學(xué)方案的預(yù)研設(shè)計(jì)。系統(tǒng)采用基于電荷積分法的電荷測(cè)量方案，讀出電子學(xué)通過(guò)同軸電纜接收光電倍增管輸出的電流信號(hào)；采用在輸入端與電荷積分放大器的虛地點(diǎn)之間接入等效50 ?電阻的終端阻抗匹配方案，并通過(guò)Pspice仿真驗(yàn)證該阻抗匹配的可行性。電路測(cè)試結(jié)果表明，該電路能滿足遠(yuǎn)距離10bit大動(dòng)態(tài)范圍電荷測(cè)量的設(shè)計(jì)指標(biāo)要求。

大型高海拔空氣簇射觀測(cè)站，簇射芯探測(cè)器陣列，電荷積分，阻抗匹配，動(dòng)態(tài)范圍

簇射芯探測(cè)器陣列(Shower core detector array, SCDA)是規(guī)劃建于四川稻城的大型高海拔空氣簇射觀測(cè)站(Large High Altitude Air Shower Observatory, LHAASO)中的一個(gè)子探測(cè)器陣列，位于地面簇射粒子陣列(Kilometer-square Array, KM2A)的中心位置，由 452 臺(tái)大氣簇射軸芯探測(cè)器組成，中間是20×20陣列，呈格子狀分布，總覆蓋面積為 5000 m2左右。宇宙線次級(jí)粒子到達(dá)探測(cè)器后，在閃爍體中產(chǎn)生光子，這些光子通過(guò)閃爍體中的波長(zhǎng)位移光纖進(jìn)入光電倍增管而轉(zhuǎn)換為電荷信號(hào)，再由電子學(xué)系統(tǒng)測(cè)量該信號(hào)的電荷量[1-2]。

1 系統(tǒng)需求

SCDA探測(cè)器由鉛板和閃爍體組成，宇宙線高能光子或電子穿過(guò)一定厚度的鉛板發(fā)生電磁級(jí)聯(lián)簇射生成高能電磁粒子，SCDA探測(cè)器的物理目標(biāo)是觀測(cè)1014-1016eV宇宙線單成份能譜，因此需要SCDA探測(cè)器的動(dòng)態(tài)范圍是10-107個(gè)粒子。為達(dá)到這一目的，實(shí)驗(yàn)中使用了不同增益的兩個(gè)光電倍增管來(lái)共同實(shí)現(xiàn)這一大動(dòng)態(tài)范圍測(cè)量。每個(gè)光電倍增管的動(dòng)態(tài)范圍約為103個(gè)粒子[3]。根據(jù)光電倍增管輸出電荷量的動(dòng)態(tài)范圍，其讀出電子學(xué)至少需要滿足10bit的電荷測(cè)量范圍，初定設(shè)計(jì)指標(biāo)要求為：在滿足10bit電荷測(cè)量范圍的前提下，滿量程電荷測(cè)量積分非線性小于2%，電荷測(cè)量精度小于5%。由于SCDA主要用于測(cè)量宇宙線成份能譜，并不用來(lái)重建宇宙線方向，所以SCDA讀出電子學(xué)的主要功能是精確測(cè)量探測(cè)器輸出電荷量，并不需要準(zhǔn)確測(cè)量入射粒子的到達(dá)時(shí)間。

2 插件設(shè)計(jì)

本設(shè)計(jì)是針對(duì)SCDA探測(cè)器大動(dòng)態(tài)電荷測(cè)量需求的原理樣機(jī)設(shè)計(jì)。下面主要對(duì)電荷測(cè)量方案、阻抗匹配方案以及現(xiàn)場(chǎng)可編程門陣列(Field Programmable Gate Array, FPGA)固件設(shè)計(jì)部分進(jìn)行詳細(xì)的描述。

2.1電荷測(cè)量方案

SCDA所用光電倍增管輸出的典型波形是上升沿約10ns、脈沖寬度約50ns的負(fù)向脈沖。為了精確測(cè)量信號(hào)的電荷量，讀出電子學(xué)采用了具有高信噪比的電荷積分的測(cè)量方案。電荷積分法是核電子學(xué)中傳統(tǒng)的電荷測(cè)量方法，其理論成熟、電路結(jié)構(gòu)經(jīng)典，廣泛應(yīng)用于各類型粒子物理實(shí)驗(yàn)中[4]。圖1為插件詳細(xì)的原理框圖，模擬通道包括電荷積分放大器、極零相消電路、濾波成形電路。

電荷積分放大器將電子學(xué)通道接收光電倍增管(Photomultiplier tube, PMT)陽(yáng)極輸出的電流信號(hào)轉(zhuǎn)換為電壓信號(hào)。輸出電壓信號(hào)的峰值正比于PMT輸出的電荷量的大小[5]，即可以通過(guò)測(cè)量輸出信號(hào)的峰值來(lái)達(dá)到測(cè)量電荷量的目的。

由于電荷積分電路中的泄放電阻Rf是有限的，所以實(shí)際上積分器輸出的信號(hào)是指數(shù)衰減的而不是階躍的，該電壓信號(hào)通過(guò)白化濾波器CR后輸出的信號(hào)出現(xiàn)下沖，而下沖的存在會(huì)嚴(yán)重影響系統(tǒng)對(duì)正常信號(hào)的放大性能，甚至使放大器工作于非線性區(qū)。為了消除成形電路產(chǎn)生的輸出信號(hào)的下沖，在微分電路CR4引入電阻R3，使R3C = RfCf，達(dá)到極-零相消的效果。調(diào)試時(shí)通過(guò)調(diào)節(jié)極零相消電路的零點(diǎn)，使輸出脈沖后沿既沒(méi)有下沖，又能迅速地返回基線。

信號(hào)經(jīng)過(guò)極零相消電路后，為了提高電荷測(cè)量精度，加入濾波成形電路。從信噪比、峰堆積和基線漲落等方面考慮，本設(shè)計(jì)采用CR-RC4濾波成形網(wǎng)絡(luò)，將信號(hào)成形為頂部較平坦的準(zhǔn)高斯脈沖。同時(shí)為了得到較好的信噪比，將積分的時(shí)間常數(shù)保持與微分常數(shù)一致，CR、RC級(jí)間用放大器隔離以免相互影響[6]。電子學(xué)設(shè)計(jì)最后采用的成形時(shí)間常數(shù)τ=205ns，成形后的脈沖寬度2240ns，由于SCDA探測(cè)器單通道平均事例率小于100Hz，所以成形后的波形不會(huì)造成信號(hào)明顯堆積，還能增加模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter, ADC)在信號(hào)峰值部分采樣點(diǎn)，提高測(cè)量精度。

成形后的信號(hào)峰值正比于電荷量的大小，考慮到10bit動(dòng)態(tài)范圍的電荷測(cè)量及測(cè)試精度需求，成形后的信號(hào)由14位的ADC進(jìn)行數(shù)字化采樣，ADC的采樣頻率為62.5MHz。再由FPGA進(jìn)行尋峰處理。

圖1 電荷測(cè)量原理框圖Fig.1 Functional block diagram of charge measurement.

2.2阻抗匹配方案

由于SCDA的分散式排布方式，每個(gè)探測(cè)器使用一個(gè)20m、50?特性阻抗的同軸電纜與電子學(xué)連接。為防止信號(hào)的反射，需考慮阻抗匹配的問(wèn)題。

通常的終端阻抗匹配方案是在電纜末端即電子學(xué)輸入端與地之間接入50?電阻[7]。但PMT輸出信號(hào)為電流信號(hào)，通過(guò)50?匹配電阻，輸入信號(hào)將變?yōu)殡妷盒盘?hào)，如果還使用電荷積分方法測(cè)量電荷量就需要通過(guò)電壓-電流轉(zhuǎn)換電路轉(zhuǎn)換成電流信號(hào)再進(jìn)行積分，增加了電路的復(fù)雜性，而且高直流增益的電荷積分電路放在電路中間，會(huì)明顯放大前級(jí)運(yùn)放的失調(diào)電壓、溫度系數(shù)、噪聲等，惡化電荷測(cè)量精度和增加系統(tǒng)溫度系數(shù)。

電荷積分電路通常放到電路的最前端直接處理PMT輸出的電流信號(hào)，同時(shí)考慮到必須進(jìn)行阻抗匹配的要求，在電路實(shí)際設(shè)計(jì)中，利用運(yùn)算放大器輸入端“虛地”的特點(diǎn)，在電荷積分電路輸入端串聯(lián)等效50?電阻來(lái)實(shí)現(xiàn)阻抗匹配。SCDA所用PMT輸出電荷量較大，為了避免使用較大反饋電容Cf給系統(tǒng)穩(wěn)定性帶來(lái)的影響，本設(shè)計(jì)將50?的匹配電阻拆分為兩個(gè)電阻并聯(lián)分流的形式。這種形式可以有效增大電路的電荷測(cè)量范圍，并且可以通過(guò)簡(jiǎn)單調(diào)整兩個(gè)電阻的比值以及改變Cf，實(shí)現(xiàn)不同輸入電荷量的測(cè)量。如圖2中plan C電路所示，其中

R12=75?，R9=150?，R12//R9=50?；調(diào)節(jié)分流電阻

R12和R9的比值該電路能實(shí)現(xiàn)不同電荷量的測(cè)量。為了驗(yàn)證該方案的阻抗匹配效果，在設(shè)計(jì)PCB

前進(jìn)行Pspice仿真實(shí)驗(yàn)，仿真時(shí)使用無(wú)損耗的同軸電纜模型，參數(shù)設(shè)置特性阻抗Z0為50?，傳輸線延遲tD=178.65ns。圖2為兩組阻抗匹配方案的仿真電路及對(duì)應(yīng)的信號(hào)波形圖。波形圖左端為信號(hào)發(fā)生器的輸出端波形，右端為傳輸線輸出端波形。其中方案(a)為通常的50?接地匹配方案，方案(b)為本設(shè)計(jì)中的50?“虛地”匹配方案，仿真結(jié)果顯示兩種方案的同軸電纜輸出端都沒(méi)有信號(hào)反射，仿真結(jié)果一致。驗(yàn)證了本設(shè)計(jì)阻抗匹配方案是可行的。

圖2 阻抗匹配方案及其仿真Fig.2 Impedance match scheme and its simulation.

圖3為實(shí)際電路阻抗匹配方案的測(cè)試結(jié)果。將輸入信號(hào)通過(guò)同軸電纜接入插件，用示波器查看插件輸入端的信號(hào)反射情況。圖3(a)為不接匹配電阻，即輸入端空載時(shí)的波形；(b)為通常的終端匹配方案；(c)為本設(shè)計(jì)的虛地阻抗匹配方案。波形圖中位于上方的波形是信號(hào)產(chǎn)生器的輸出端波形，下方的波形是插件的輸入端波形。實(shí)驗(yàn)結(jié)果顯示與仿真結(jié)果一致，即采用虛地匹配與通常50?對(duì)地的匹配方案插件一樣輸入端無(wú)信號(hào)反射現(xiàn)象，進(jìn)一步說(shuō)明了虛地匹配方案的可行性。

圖3 阻抗匹配方案測(cè)試 (a) 不接匹配電阻，(b) 終端匹配，(c) 虛地阻抗匹配Fig.3 Test of impedance match scheme. (a) Non matching resistance, (b) Terminal matching, (c) Virtual impedance matching

2.3 FPGA固件設(shè)計(jì)

本設(shè)計(jì)使用的FPGA型號(hào)為XC6SLX100T[8]，F(xiàn)PGA固件設(shè)計(jì)主要包括基于RAM的全波形可控延遲輸出、數(shù)據(jù)尋峰、數(shù)據(jù)傳輸?shù)取?/p>

FPGA捕獲ADC輸出的14位并行數(shù)據(jù)，經(jīng)過(guò)IBUF輸入緩沖器，將數(shù)據(jù)存入寄存器并進(jìn)行一系列處理。其中全波形可控延遲輸出部分通過(guò)調(diào)用ISE的簡(jiǎn)單雙端口RAM內(nèi)核，配置讀使能總延后寫使能N個(gè)時(shí)鐘周期，其中N可以通過(guò)上位機(jī)輸入，實(shí)現(xiàn)了延遲時(shí)間可控的波形延遲輸出。

尋峰部分的設(shè)計(jì)采用過(guò)閾自觸發(fā)模式。如果ADC的值超過(guò)預(yù)先設(shè)定的閾值，啟動(dòng)尋峰和求基線處理。圖4為尋峰功能示意圖，圖4中1號(hào)波形為ADC實(shí)時(shí)采樣的波形，2號(hào)為延遲輸出的波形。濾波成形后脈沖寬度twd約為2240ns，達(dá)峰時(shí)間tMd約為656ns。調(diào)整波形延遲時(shí)間使延遲波形在過(guò)閾點(diǎn)處脈沖信號(hào)還沒(méi)有到來(lái)，取過(guò)閾時(shí)刻延遲波形的前4個(gè)點(diǎn)作為脈沖基線。在過(guò)閾13個(gè)時(shí)鐘周期后開始對(duì)實(shí)時(shí)波形進(jìn)行數(shù)據(jù)比較尋峰。尋峰窗口設(shè)為592ns并使峰值大概處于尋峰窗口的中央。在尋峰窗口結(jié)束時(shí)，將該脈沖的基線和以及峰值按照一定數(shù)據(jù)格式組裝成96位數(shù)據(jù)包，以用戶數(shù)據(jù)報(bào)協(xié)議(User Datagram Protocol, UDP)包的形式發(fā)送給數(shù)據(jù)采集系統(tǒng)(Data Acquisition, DAQ)。

圖4 尋峰功能示意圖Fig.4 Schematic diagram of peak finding.

3 性能測(cè)試

由信號(hào)產(chǎn)生器、示波器、直流電源、同軸電纜以及衰減器等設(shè)備構(gòu)建測(cè)試平臺(tái)（如圖5所示），對(duì)電子學(xué)系統(tǒng)最小信號(hào)的精度、電荷測(cè)量均方根、積分非線性(Integral Non-Linearity, INL)等性能指標(biāo)進(jìn)行了測(cè)試。

圖5 測(cè)試系統(tǒng)框圖Fig.5 Test system block diagram.

SCDA電子學(xué)目前處于預(yù)研階段，在對(duì)電子學(xué)原理樣機(jī)調(diào)試時(shí)，在插件的輸入端串接一個(gè)隔直電容，信號(hào)產(chǎn)生器產(chǎn)生階躍信號(hào)，利用電容在階躍信號(hào)前沿充放電原理模擬PMT信號(hào)的等效電荷量。

由于探測(cè)器的最終參數(shù)還沒(méi)有完全確定，所以不能確定具體輸出的電荷量大小。根據(jù)10bit電荷測(cè)量范圍的量級(jí)要求，為驗(yàn)證電荷積分方案的可行性，本實(shí)驗(yàn)測(cè)量了在6.2-8118pC和500-99000pC兩個(gè)不同電荷范圍下電路各項(xiàng)性能指標(biāo)。信號(hào)產(chǎn)生器產(chǎn)生500Hz頻率上升沿2.5ns、下降沿5ns、脈寬200μs的矩形脈沖作為輸入信號(hào)，鑒于信號(hào)產(chǎn)生器最小電壓輸出為100mV，為獲得最小電荷輸出需要在電路輸入端接入衰減器。在隔直電容為820pf時(shí)，產(chǎn)生器輸出150mV，衰減器衰減26dB可獲得6.2pC電荷量輸入；在隔直電容為10nf時(shí)，產(chǎn)生器輸出500mV，衰減器衰減20dB獲得500 pC電荷量輸入。其中電荷范圍在6.2-8118pC時(shí)，主要電路參數(shù)設(shè)置為R1=76.8?，R2=143 ?，Cf=820pf；電荷在500-99000pC時(shí)，主要電路參數(shù)設(shè)置為R1=53.6?，R2=750 ?，Cf=2200pf。

圖6為6.2-8118 pC和500-99000pC兩種電荷測(cè)試范圍情況下測(cè)量最小電荷量的高斯擬合結(jié)果。測(cè)量精度為測(cè)量電荷均方根值(Root mean square, RMS)與測(cè)量電荷均值(Mean)的百分比，因此得到電荷測(cè)量精度分別為1.12%和0.49%。測(cè)試結(jié)果表明電荷測(cè)量精度均好于5%的初定設(shè)計(jì)指標(biāo)要求。

圖6 最小信號(hào)精度 (a) 6.2-8 118 pC，(b) 500-99000 pCFig.6 Precision of the minimum signals. (a) 6.2-8 118 pC, (b) 500-99000 pC

圖7為測(cè)量電荷量范圍內(nèi)的所有均方差的分布情況，從測(cè)試結(jié)果看出兩種情況下的電荷測(cè)量均方差都小于兩個(gè)最低有效位(Least significant bit, LSB)。

圖7 電荷測(cè)量均方根 (a) 6.2-8 118 pC，(b) 500-99000 pCFig.7 RMS of the charge measurement. (a) 6.2-8 118 pC, (b) 500-99000 pC

圖8為兩種電荷測(cè)試范圍情況下的線性擬合結(jié)果，其中K是擬合直線斜率，B為直線截距。積分非線性(Integral nonlinearity, INL)表示實(shí)測(cè)值和擬合值的差(ΔY)與ADC滿量程(16383)的比值，一般用百分比表示。經(jīng)計(jì)算6.2-8118pC的INL約為-0.234%，500-99000pC的INL約為-0.598%。測(cè)試結(jié)果表明，滿量程電荷測(cè)量積分非線性均好于2%的初定設(shè)計(jì)指標(biāo)要求。

圖8 電荷測(cè)量積分非線性(a) 6.2-8 118 pC，(b) 500-99000 pCFig.8 INL of charge digitizing module. (a) 6.2-8 118 pC, (b) 500-99000 pC

4 結(jié)語(yǔ)

本文介紹了SCDA讀出電子學(xué)系統(tǒng)的預(yù)研設(shè)計(jì)以及給出了實(shí)驗(yàn)室測(cè)試結(jié)果，設(shè)計(jì)要求單道事例率大于30Hz，本設(shè)計(jì)的單道事例率為500Hz。測(cè)試結(jié)果表明，通過(guò)調(diào)節(jié)R1和R2的比值以及Cf的大小，可以實(shí)現(xiàn)不同輸入電荷的測(cè)量，本電路在

6.2 -8118pC和500-99000pC兩個(gè)不同電荷測(cè)量范圍時(shí)都能滿足設(shè)計(jì)指標(biāo)要求，該電荷測(cè)量方案是可行的。該原理樣機(jī)研制階段工程中影響粒子數(shù)大小的探測(cè)器鉛板以及PMT等各項(xiàng)參數(shù)都還未最終確定，不過(guò)并不影響電路的設(shè)計(jì)。待各項(xiàng)參數(shù)確定后只需要通過(guò)聯(lián)調(diào)微調(diào)讀出電子學(xué)插件的分流電阻比值以及電路的增益使其滿足工程的實(shí)際需求即可。

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Design of long-distance and large-dynamic-range of charge measurement circuit

XU Fuzhen1,2YANG Hongguan1CHANG Jinfan2LIU Xiang2
1(School of Physics and Electronics,Hu’nan University,Changsha 410082,China) 2(State Key Laboratory of Particle Detection and Electronics,Institute of High Energy Physics,Chinese Academy of Sciences,Beijing 100049,China)

Background:The air shower core detector array (SCDA) is one of the important detectors to be constructed at the heart of the KM2A (one kilometer square extensive air shower array) with the area of 5000 m2, in large high altitude air shower observatory (LHAASO).Purpose:This study aims to design the readout electronics of SCDA for accurate charge measurement of the input photomultiplier tube (PMT) signal for three orders of magnitude.Methods:A 50-? impedance match between the “virtual” grounding and input end is employed to measure the charge by the charge integration method. The feasibility of impedance match is verified by “Pspice” simulation tool. The output current signal from the PMT is collected and processed by the readout electronics of charge integration circuit via coaxial cable.Results:The performance testing in the laboratory shows that the designed circuit satisfies design requirements of the long-distance and large-dynamic-range charge measurement.Conclusion:The simulation and testing of “virtual” grounding impedance match validate the feasibility of this circuit. The readout electronics fulfills the application requirements of SCDA.

LHAASO, SCDA, Charge integrator, Impedance match, Dynamic range

XU Fuzhen, female, born in 1989, graduated from Hu’nan University with a master’s degree in 2016, engaged in the FPGA hardware design Corresponding author: CHANG Jinfan, E-mail: changjf@ihep.ac.cn

TL99

10.11889/j.0253-3219.2016.hjs.39.110402

徐福珍，女，1989年出生，2016年于湖南大學(xué)獲碩士學(xué)位，從事FPGA硬件設(shè)計(jì)

常勁帆，E-mail: changjf@ihep.ac.cn

2016-03-01，

2016-04-02