俞樂(lè)，丁國(guó)清

（上海交通大學(xué) 儀器科學(xué)與工程系，上海200240）

基于高分辨率模數(shù)轉(zhuǎn)換器的振動(dòng)信號(hào)采集系統(tǒng)設(shè)計(jì)

俞樂(lè)，丁國(guó)清

（上海交通大學(xué) 儀器科學(xué)與工程系，上海200240）

振動(dòng)測(cè)量是了解工程機(jī)械工作狀態(tài)的重要途徑。為了實(shí)現(xiàn)振動(dòng)信號(hào)采集需求，需設(shè)計(jì)一種基于高分辨率模數(shù)轉(zhuǎn)換器和差分信號(hào)系統(tǒng)的數(shù)據(jù)采集系統(tǒng)方案。系統(tǒng)包含磁電式檢波器、前置電路、高分辨率模數(shù)轉(zhuǎn)換器和FPGA，可實(shí)現(xiàn)雙通道同步數(shù)據(jù)采樣，采樣率可達(dá)53kSPS。同時(shí)以FPGA為控制單元，可以準(zhǔn)確迅速的獲得信號(hào)采樣值，保證振動(dòng)波形測(cè)量的準(zhǔn)確性。經(jīng)驗(yàn)證，該電路設(shè)計(jì)具有較好的實(shí)用性。

振動(dòng)測(cè)量；數(shù)據(jù)采集；模數(shù)轉(zhuǎn)換；差分信號(hào)處理

工業(yè)生產(chǎn)現(xiàn)場(chǎng)環(huán)境復(fù)雜，檢波器輸出的連接引線長(zhǎng)，對(duì)內(nèi)部噪聲、現(xiàn)場(chǎng)干擾等比較敏感，而后期算法對(duì)于信號(hào)頻率、幅值等特征的識(shí)別精度要求較高，因此信號(hào)采集模塊的電路設(shè)計(jì)對(duì)振動(dòng)信號(hào)的測(cè)量結(jié)果具有重要影響。針對(duì)這一現(xiàn)實(shí)，提出一種基于高分辨率工業(yè)模數(shù)轉(zhuǎn)換芯片ADS1271的全差分信號(hào)調(diào)理采集電路的設(shè)計(jì)方法，該電路設(shè)計(jì)具有差分輸入、高分辨率的特點(diǎn)，有效保障了數(shù)據(jù)測(cè)量的準(zhǔn)確度，硬件電路與算法適合于測(cè)量固定頻率或頻率變化范圍較小的機(jī)械振動(dòng)。

1　總體設(shè)計(jì)

信號(hào)采集電路總體設(shè)計(jì)如圖1所示，可分為A/D轉(zhuǎn)換模塊、信號(hào)調(diào)理模塊、FPGA控制模塊和電源模塊。信號(hào)采集與處理實(shí)現(xiàn)過(guò)程為：檢波器輸出電壓信號(hào)經(jīng)前端信號(hào)調(diào)理電路后輸出至高精度模數(shù)轉(zhuǎn)換器。FPGA通過(guò)幀同步協(xié)議模式將轉(zhuǎn)換得到的數(shù)字量讀出，并可通過(guò)若干算法[1-4]得出振動(dòng)波形的幅值、頻率、相位等信息。數(shù)據(jù)可通過(guò)RS485接口向上位機(jī)傳輸。其中抗混疊濾波和放大調(diào)理電路配合ADS1271實(shí)現(xiàn)同步采集兩路檢波器信號(hào)。

圖1　總體結(jié)構(gòu)圖

2　硬件設(shè)計(jì)

2.1差分信號(hào)系統(tǒng)

考慮到測(cè)量結(jié)果對(duì)來(lái)自系統(tǒng)內(nèi)外部干擾非常敏感，本設(shè)計(jì)采用差分信號(hào)輸入方式。差分信號(hào)系統(tǒng)具有以下幾個(gè)優(yōu)勢(shì)[5-7]。第一，差分信號(hào)精確度與“地”無(wú)關(guān)。這是因?yàn)樵诓罘中盘?hào)系統(tǒng)中，使用者可將基準(zhǔn)點(diǎn)定為兩個(gè)輸入端的平均信號(hào)。這樣可以避免因?yàn)椤暗亍钡碾妷翰灰恢聦?dǎo)致信號(hào)系統(tǒng)的精確度下降。第二，差分信號(hào)對(duì)外部電磁干擾是高度免疫的。差分系統(tǒng)的信號(hào)值由兩個(gè)輸入端的的電壓之差決定，干擾源對(duì)相鄰的每一端信號(hào)的影響方式幾乎相同。這樣受到干擾而同時(shí)同樣變化的信號(hào)成分就會(huì)互相抵消，輸出的信號(hào)變化幅度極小。第三，單端信號(hào)由兩個(gè)閾值電壓判定輸出信號(hào)的開(kāi)關(guān)變化，理論上正確，但這容易受到工藝和現(xiàn)場(chǎng)溫度變化的影響。在差分系統(tǒng)內(nèi)，兩個(gè)輸入信號(hào)的交點(diǎn)決定了差分信號(hào)的開(kāi)關(guān)變化，這樣就降低了時(shí)序上的誤差。

2.2A/D轉(zhuǎn)換模塊

傳統(tǒng)的針對(duì)音頻應(yīng)用的Σ-Δ型ADC的偏移與漂移特性明顯劣于可滿足DC測(cè)量需求的同類(lèi)型ADC，但是德州儀器生產(chǎn)的24位Σ-Δ型模數(shù)轉(zhuǎn)換芯片ADS1271卻具有優(yōu)良的交直流特性[8-9]。在轉(zhuǎn)換操作中，輸入信號(hào)被內(nèi)置調(diào)制器以超過(guò)最終輸出數(shù)據(jù)速率64倍的高速率采樣。調(diào)制器的量化噪聲被移至高頻范圍內(nèi)并由內(nèi)部數(shù)字濾波器抽走。ADS1271合并了一個(gè)多級(jí)線形相位數(shù)字濾波器。在不同的輸入頻率下，線形相位濾波器呈現(xiàn)出常數(shù)延時(shí)。這個(gè)特性意味著從任何輸入信號(hào)瞬時(shí)值到相同的輸出數(shù)據(jù)瞬時(shí)值的延時(shí)是一個(gè)常數(shù)并且與輸入信號(hào)頻率無(wú)關(guān)[10]。這對(duì)于之后準(zhǔn)確檢測(cè)出兩路傳感器信號(hào)的相位差是非常重要的。綜合考慮電路設(shè)計(jì)需求，本設(shè)計(jì)選用ADS1271作為模數(shù)轉(zhuǎn)換芯片。

2.2.1工作模式設(shè)置

ADS1271可方便地通過(guò)引腳設(shè)置工作模式：

FORMAT引腳可通過(guò)置高、置低來(lái)選擇數(shù)據(jù)輸出接口協(xié)議。ADS1271支持SPI串行接口及幀同步串行接口。本設(shè)計(jì)將其配置為采用幀同步協(xié)議輸出格式。

MODE引腳可通過(guò)置高、置低、浮空來(lái)選擇芯片轉(zhuǎn)換模式，ADS1271具有高速、高分辨率和低功耗3種轉(zhuǎn)換模式，配合時(shí)鐘CLK可確定采樣率。本設(shè)計(jì)使用高分辨率轉(zhuǎn)換模式。

表1　不同轉(zhuǎn)換模式性能比較

表2　幀同步格式不同轉(zhuǎn)換模式下的時(shí)鐘比

2.2.2輸入輸出連接

模擬信號(hào)通過(guò)差分輸入對(duì)AINP/AINN輸入，DOUT是對(duì)應(yīng)的數(shù)據(jù)串行輸出端。通過(guò)SYNC引腳可使多通道系統(tǒng)中多個(gè)芯片保持同步轉(zhuǎn)換、SCLK為串行輸出時(shí)鐘、FSYNC是幀同步數(shù)據(jù)起始標(biāo)志位，F(xiàn)PGA可通過(guò)上述接口與ADS1271實(shí)現(xiàn)數(shù)據(jù)交換。另一方面，對(duì)于24位的高分辨率A/D轉(zhuǎn)換器，參考電源上的噪聲和漂移將影響整個(gè)系統(tǒng)的特性。在很多應(yīng)用場(chǎng)合，對(duì)于參考電源“準(zhǔn)”的要求不如對(duì)其“穩(wěn)”的要求高。因此需采用2.5 V精密基準(zhǔn)源后接電壓跟隨器電路作為VREF引腳的參考電壓。

2.3信號(hào)調(diào)理模塊

模擬輸入管腳需要差分驅(qū)動(dòng)以實(shí)現(xiàn)ADC規(guī)定的特性，但是運(yùn)放不宜直接驅(qū)動(dòng)Σ-Δ型AD轉(zhuǎn)換器。這是因?yàn)锳DS1271使用開(kāi)關(guān)電容電路測(cè)量輸入電壓，內(nèi)部采樣電容由輸入信號(hào)充電和放電。采樣電容從輸入端采樣，每次和運(yùn)放并聯(lián)的時(shí)候，會(huì)呈現(xiàn)低阻，和運(yùn)放輸出阻抗分壓，造成電壓下降，負(fù)反饋立刻開(kāi)始校正，但運(yùn)放的壓擺率有限，不能立刻響應(yīng)。于是造成瞬間電壓跌落；采樣接近完畢時(shí)，相當(dāng)于高阻，運(yùn)放輸出電壓上升，但同樣是受壓擺率限制運(yùn)放來(lái)不及校正，結(jié)果是過(guò)沖，而這時(shí)正是最關(guān)鍵的采樣結(jié)束時(shí)刻[11]。解決辦法是在ADC的輸入端并聯(lián)一個(gè)小電容，同時(shí)在運(yùn)放輸出端與ADC輸入端串聯(lián)一小阻值電阻構(gòu)成低通電路。電容為采樣電容充放電提供瞬態(tài)電流，電阻隔離運(yùn)放與采樣電容。

圖2　A/D轉(zhuǎn)換模塊

如圖3所示，前置信號(hào)調(diào)理模塊的核心是差分放大器LMH6550。R1=R2=1 kΩ，R3=R4=3 kΩ，R5=R6=56 Ω，C1=C2=39 pF。Vin為差分信號(hào)的輸入端，2.5V共模電壓由Vcm引腳接入。R1和R3、R2和R4設(shè)定信號(hào)增益為3，R5和R6用于把ADC的電容性負(fù)載同放大器隔離并確保穩(wěn)定性。C1能起到平滑電容尖峰作用，同時(shí)R5和C1、R6和C1構(gòu)成低通濾波電路進(jìn)一步抑制噪聲干擾[12]。

圖3　差分信號(hào)調(diào)理電路

2.4FPGA控制模塊

Altera公司生產(chǎn)的Cyclone III系列芯片是一款低功耗、高性能、低成本的FPGA。本設(shè)計(jì)使用EP3C25E144作為主控芯片[13]，以實(shí)現(xiàn)初始化ADC、接收ADC數(shù)字輸出、頻率幅值計(jì)算及結(jié)果輸出的功能。將ADS1271的模式選擇引腳MODE、輸出格式選擇引腳FORMAT分別與FPGA的通用I/O相連，在數(shù)據(jù)采集開(kāi)始前，通過(guò)FPGA完成ADC的初始化。同時(shí)通過(guò)FPGA 給ADS1271輸出時(shí)鐘，精確控制各個(gè)通道的同步采樣頻率。

2.5電源模塊

高分辨率ADC易受電源波動(dòng)影響轉(zhuǎn)換精度，因此采用了開(kāi)關(guān)電源和線性穩(wěn)壓器結(jié)合的辦法產(chǎn)生多種電壓。外部輸入電源＋24 V先通過(guò)開(kāi)關(guān)穩(wěn)壓器降為6 V，繼而通過(guò)開(kāi)關(guān)穩(wěn)壓器及LDO降為+5 V、+3.3 V、+2.5 V、+1.8 V和+1.2 V。其中+5 V是ADC的模擬電源和放大器的供電電壓、并通過(guò)基準(zhǔn)電壓芯片轉(zhuǎn)換為+2.5 VA作為ADC參考電壓。+2.5 V、+1.2 V作為數(shù)字電壓供給FPGA。+3.3 V作為數(shù)字電壓驅(qū)動(dòng)FPGA 和ADC的I/O口。+1.8 V是ADC的數(shù)字電源。為降低電源噪聲，所有操作電源輸入都使用一個(gè)10 μF的鉭電容和一個(gè)0.1 μF的旁路陶瓷電容就近放置于管腳處。為進(jìn)一步限制數(shù)字模塊對(duì)模擬器件的干擾，電路的數(shù)字地、模擬地和電源地嚴(yán)格隔離且通過(guò)磁珠單點(diǎn)連接。

3　軟件設(shè)計(jì)

3.1讀操作軟件設(shè)計(jì)

本設(shè)計(jì)中ADS1271輸出采用幀同步方式，數(shù)據(jù)總線與主時(shí)鐘要求嚴(yán)格的相位同步，可根據(jù)時(shí)序圖直接通過(guò)管腳配置。利用SCLK控制讀操作時(shí)序，通過(guò)直接讀取輸出管腳DOUT的狀態(tài)進(jìn)行數(shù)據(jù)采集。在高分辨率轉(zhuǎn)換模式下，必須滿足要求tSCLK=tFSYNC/128，tFSYNC=tCLK×512。圖4所示為一位數(shù)據(jù)的讀取流程。

圖4　一位數(shù)據(jù)讀取流程

3.2算法設(shè)計(jì)

附錄14提出了一種用數(shù)字鎖相環(huán)方法處理振動(dòng)信號(hào)的方案，數(shù)字鎖相環(huán)構(gòu)成如圖5所示。

圖5　數(shù)字鎖相環(huán)構(gòu)

任意一路輸入信號(hào)經(jīng)采樣量化后先與一頻率為fh的復(fù)數(shù)信號(hào)相乘，若fh等于被檢振動(dòng)頻率，則信號(hào)頻率移至DC（實(shí)際fh可看成是信號(hào)頻率的近似）；用梳狀濾波器濾去諧波；這時(shí)再通過(guò)多抽一環(huán)節(jié)減少計(jì)算量、降低采樣頻率；最后通過(guò)3個(gè)FIR低通濾波器濾去剩余干擾，同時(shí)根據(jù)輸出幅值來(lái)對(duì)跟蹤頻率fh進(jìn)行調(diào)整[15]。

4　試驗(yàn)結(jié)果

利用 QUARTUS II的Signal Tap II工具可方便地獲得FPGA接收的 A/D轉(zhuǎn)換數(shù)據(jù)。輸入差分模擬信號(hào)頻率約240 Hz。圖6為其中一路A/D轉(zhuǎn)換值經(jīng)過(guò)軟件處理后獲得的信號(hào)功率譜。圖中可以看出信號(hào)功率遠(yuǎn)大于噪聲功率，說(shuō)明系統(tǒng)能夠較好完成傳感器信號(hào)采集工作。

圖6　一路A/D轉(zhuǎn)換值信號(hào)功率譜

5　結(jié)束語(yǔ)

文中介紹了一種適用于測(cè)量固定頻率或頻率變化范圍小的機(jī)械振動(dòng)的信號(hào)采集與處理系統(tǒng)設(shè)計(jì)方法，包含差分信號(hào)放大器、A/D轉(zhuǎn)換模塊、FPGA主控單元。該系統(tǒng)能快速、準(zhǔn)確地采集到磁電式檢波器信號(hào)，并使用數(shù)字鎖相環(huán)算法計(jì)算實(shí)際頻率值和幅值。通過(guò)實(shí)驗(yàn)驗(yàn)證，本設(shè)計(jì)能夠較好地采集實(shí)際的檢波器差分信號(hào)，符合設(shè)計(jì)預(yù)期。

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Design of the vibration detection system based on high-resolution A/D converters

YU Le，DING Guo-qing
（Depertment of Instrument Science and Engineering Shanghai Jiao Tong University，Shanghai 200240，China）

Vibration detection is an important way to monitor the status of mechanism.Acircuit based on high-resolution A/D converters and the differential signal processing system is introduced in this paper in order to meet the signal acquisition requirement of mechanical vibration.The system contains magneto-electric sensors，24 bit A/D converter module and FPGA，which can accomplishtwo-channel synchronous data acquisition.FPGA is the main control unit.It will acquire the sample data quickly and precisely.The experiment shows that this circuit has strong practicability.It can be adopted to improve the accuracy of vibration detection.

vibration detection；data acquisition；analog-to-digital converter；differential signal processing

TN06

A

1674－6236（2016）22-0187-03

2015-11-14稿件編號(hào)：201511127

俞 樂(lè)（1990—），男，上海人，碩士研究生。研究方向：智能儀器設(shè)計(jì)。