申曜銘，黃芝平，劉德勝，巴俊皓

（國(guó)防科學(xué)技術(shù)大學(xué) 儀器系，長(zhǎng)沙410000）

100Gb/s線(xiàn)路側(cè)光收發(fā)模塊中ADC的時(shí)鐘方案

申曜銘，黃芝平，劉德勝，巴俊皓

（國(guó)防科學(xué)技術(shù)大學(xué) 儀器系，長(zhǎng)沙410000）

100G b/s線(xiàn)路側(cè)光收發(fā)模塊中A D C的時(shí)鐘設(shè)計(jì)關(guān)鍵在于保證時(shí)鐘的低抖動(dòng)性，是光模塊可靠工作的基礎(chǔ)。介紹了100G b/s線(xiàn)路側(cè)光收發(fā)模塊的基本架構(gòu)和工作流程，提出兩種時(shí)鐘方案，對(duì)比分析了兩種方案的性能，對(duì)線(xiàn)路側(cè)光收發(fā)模塊中A D C的時(shí)鐘設(shè)計(jì)具有一定參考借鑒意義。

100G b/s；線(xiàn)路側(cè)光收發(fā)模塊；64G S/s A D C；低抖動(dòng)時(shí)鐘

0 引言

當(dāng)今社會(huì)的信息化程度越來(lái)越高，對(duì)信息的交互速度要求也不斷提升，骨干網(wǎng)絡(luò)容量的不斷提升為此奠定了夯實(shí)的基礎(chǔ)。隨著100G技術(shù)的日益成熟，大規(guī)模商用化已經(jīng)可以實(shí)現(xiàn)，目前實(shí)現(xiàn)DWDM光纖傳輸?shù)年P(guān)鍵器件之一就是100Gb/s線(xiàn)路側(cè)光收發(fā)模塊。本文針對(duì)100Gb/s線(xiàn)路側(cè)光收發(fā)模塊中核心部件采樣率64GS/s ADC的時(shí)鐘方案進(jìn)行了介紹。

1 100Gb/s線(xiàn)路側(cè)光收發(fā)模塊

1.1 模塊簡(jiǎn)介

100Gb/s線(xiàn)路側(cè)光模塊主要應(yīng)用于跨海光纜、骨干網(wǎng)等超遠(yuǎn)距離傳輸系統(tǒng)中。其主要結(jié)構(gòu)如圖1所示。

100Gb/s線(xiàn)路側(cè)光收發(fā)模塊基于專(zhuān)用DSP搭建起來(lái)，一般通過(guò)FPGA進(jìn)行整體控制。發(fā)送側(cè)，電信號(hào)數(shù)據(jù)通過(guò)DSP編碼后由調(diào)制器驅(qū)動(dòng)輸入到調(diào)制器中，在調(diào)制器中被調(diào)制到激光上從而送入光纖中傳輸。接收側(cè)，接收機(jī)將接收到的光信號(hào)重新轉(zhuǎn)化為電信號(hào)，然后送入DSP中進(jìn)行解碼及相關(guān)補(bǔ)償后恢復(fù)原始電信號(hào)數(shù)據(jù)，通過(guò)DSP輸出。

圖1 100G線(xiàn)路側(cè)光收發(fā)模塊結(jié)構(gòu)

1.2 高速ADC/DAC側(cè)功能分析

在模塊中，DSP不直接與調(diào)制器驅(qū)動(dòng)和接收機(jī)通信。在發(fā)送側(cè)DSP通過(guò)4路高速DAC將已加入了超強(qiáng)前項(xiàng)糾錯(cuò)碼和訓(xùn)練序列的電信號(hào)數(shù)據(jù)送入調(diào)制器驅(qū)動(dòng)，通過(guò)馬赫曾德?tīng)栒{(diào)制器將數(shù)據(jù)調(diào)制到C/L波段激光上，然后送入光纖進(jìn)行傳輸；在接收側(cè)上，4路采樣率64GS/s ADC對(duì)相干接收機(jī)發(fā)出的模擬信號(hào)數(shù)據(jù)進(jìn)行采樣，數(shù)字信號(hào)數(shù)據(jù)在DSP中進(jìn)行超強(qiáng)前項(xiàng)糾錯(cuò)碼解碼、去訓(xùn)練序列以及相關(guān)算法估計(jì)和補(bǔ)償，從而恢復(fù)原始數(shù)據(jù)。上述過(guò)程中，ADC的采樣速率最高達(dá)64GS/s，這對(duì)時(shí)鐘提出了苛刻的要求。要讓如此高采樣率ADC正常工作，關(guān)鍵就是時(shí)鐘設(shè)計(jì)。

2 抖動(dòng)影響與時(shí)鐘方案

2.1 抖動(dòng)影響

高速系統(tǒng)中，抖動(dòng)是時(shí)鐘質(zhì)量的關(guān)鍵參數(shù)，原則上時(shí)鐘抖動(dòng)越小越好。首先，在邏輯處理上，若時(shí)鐘抖動(dòng)超過(guò)數(shù)字信號(hào)處理器的閾值，可能會(huì)使時(shí)序邏輯的建立時(shí)間和保持時(shí)間混亂，從而使系統(tǒng)功能紊亂[1]；其次，抖動(dòng)和噪聲本質(zhì)上是一樣的，如果時(shí)間上表現(xiàn)抖動(dòng)過(guò)大，頻率上則表現(xiàn)為噪聲增大，這將直接導(dǎo)致系統(tǒng)的信噪比降低。

2.2 工作條件

在100Gb/s線(xiàn)路側(cè)光收發(fā)模塊中，ADC對(duì)時(shí)鐘的要求比DAC高。以日本NEL公司最新款100G光收發(fā)模塊專(zhuān)用DSP為例，其ADC要求時(shí)鐘抖動(dòng)在50fs以?xún)?nèi)，而DAC在250fs以?xún)?nèi)即可，本文只探討ADC的時(shí)鐘方案。ADC時(shí)鐘方案分兩種：壓控晶振+聲表面濾波器方案、時(shí)鐘芯片+去抖動(dòng)芯片方案。

2.3 壓控晶振+聲表面濾波器方案

晶振的相位噪聲產(chǎn)生原因比較復(fù)雜,有工藝、環(huán)境等因素。晶振在加工出來(lái)后，本身就具有一定的相位噪聲，而相位噪聲是抖動(dòng)的直接來(lái)源[2]。實(shí)際應(yīng)用中，直接由晶振輸出抖動(dòng)50fs以?xún)?nèi)的時(shí)鐘比較困難。降低晶振輸出抖動(dòng)，一個(gè)可行的思路就是加入濾波器，將抖動(dòng)控制在50fs以?xún)?nèi)。目前廣泛使用的晶振濾波補(bǔ)償器是聲波表面濾波器（SAW濾波器），可以通過(guò)SAW濾波器對(duì)晶振輸出信號(hào)進(jìn)行濾波補(bǔ)償，從而獲得所需時(shí)鐘信號(hào)。

根據(jù)參數(shù)要求，方案可選器件較多，這里以日本SEIKO公司的一款電壓控制的SAW晶體振蕩器(VCSO)EV-9100JG為例，方案原理框圖如圖2所示。

DSP輸出的參考串碼通過(guò)FPGA轉(zhuǎn)換成控制串碼，進(jìn)而控制DAC輸出控制電壓，再通過(guò)放大器后對(duì)EV-9100JG進(jìn)行電壓控制。

圖2 晶振方案框圖

2.4 時(shí)鐘芯片+去抖動(dòng)芯片方案

如上文所述，單獨(dú)使用晶振很難提供抖動(dòng)50fs以?xún)?nèi)的時(shí)鐘信號(hào)，單純通過(guò)一塊時(shí)鐘芯片也很難提供50fs以?xún)?nèi)的時(shí)鐘信號(hào)。如果使用抖動(dòng)過(guò)濾芯片+時(shí)鐘芯片組合，則可在輸出特定頻率時(shí)鐘下將抖動(dòng)降低到50fs以?xún)?nèi)。

根據(jù)參數(shù)要求，方案可選芯片較多，這里以美國(guó)ADI公司的AD9525+AD9559為例，前者是時(shí)鐘芯片，后者是同步去抖動(dòng)芯片，方案框圖如圖3所示。

圖3 時(shí)鐘芯片方案框圖

DSP輸出的信號(hào)通過(guò)FPGA轉(zhuǎn)換成控制信號(hào)，控制DDS芯片輸出參考時(shí)鐘到去抖動(dòng)芯片AD9559，去抖動(dòng)后的輸出時(shí)鐘作為參考時(shí)鐘輸入到時(shí)鐘芯片AD9525，通過(guò)內(nèi)部PLL倍頻后輸出所需時(shí)鐘。

AD9559輸出時(shí)鐘的頻率和相位由參考時(shí)鐘決定，抖動(dòng)則由本地低抖動(dòng)VCO和芯片內(nèi)部的數(shù)字環(huán)路濾波器決定。DSP為AD9559提供參考時(shí)鐘，AD9559內(nèi)部有可編程DPLL，DPLL中有一個(gè)可編程數(shù)字環(huán)路濾波器，可以極大地降低時(shí)鐘信號(hào)的抖動(dòng)。DPLL輸出信號(hào)作為參考時(shí)鐘送入APLL中作倍頻處理，最終將低抖動(dòng)參考時(shí)鐘信號(hào)提供給AD9525。

VCO為AD9525提供內(nèi)部振蕩，AD9559輸出的低抖動(dòng)信號(hào)作為參考時(shí)鐘，決定AD9525輸出時(shí)鐘的相位和頻率，通過(guò)AD9525內(nèi)部的可編程PLL最終產(chǎn)生抖動(dòng)在50fs內(nèi)所需的時(shí)鐘信號(hào)。

2.5 方案對(duì)比

壓控晶振（VCXO）+SAW濾波器，能夠可靠地提供50fs內(nèi)的低抖動(dòng)時(shí)鐘信號(hào)，外圍電路和配置程序設(shè)計(jì)簡(jiǎn)單，開(kāi)發(fā)周期較短，價(jià)格合理。但是此方案應(yīng)用場(chǎng)合比較固定，難以根據(jù)具體實(shí)際情況做出及時(shí)應(yīng)對(duì)調(diào)整，靈活性不高。

完全可編程的時(shí)鐘芯片+去抖芯片方案，此套方案的外圍電路、配置程序設(shè)計(jì)難度增加，開(kāi)發(fā)周期變長(zhǎng)。但是通過(guò)FPGA配置程序具有靈活性，可以根據(jù)各種不同應(yīng)用場(chǎng)合對(duì)配置程序做出及時(shí)修改，盡可能確保了解決方案在最優(yōu)狀態(tài)下運(yùn)行，增加了方案適用范圍，且價(jià)格合理。在不同的應(yīng)用場(chǎng)合里，兩套方案各有優(yōu)勢(shì)，總體上無(wú)法明確哪套方案一定比另一個(gè)更好，只能根據(jù)實(shí)際需要合理選擇。

3 測(cè)試方法

由于實(shí)驗(yàn)設(shè)備限制，時(shí)域內(nèi)通過(guò)示波器雖然可以觀(guān)測(cè)到輸出時(shí)鐘信號(hào)，卻無(wú)法測(cè)量出50fs內(nèi)的抖動(dòng)。目前世界上最新示波器也只能測(cè)量高于90fs的抖動(dòng)，且價(jià)格極其昂貴。故可采用其它方法進(jìn)行測(cè)試。

①因?yàn)闀r(shí)鐘信號(hào)是提供給高速ADC的，如果時(shí)鐘輸出抖動(dòng)超過(guò)50fs，高速ADC將無(wú)法正常工作，即與之進(jìn)行數(shù)據(jù)交互的DSP將無(wú)法正常收發(fā)數(shù)據(jù)。因此，我們可采取間接的驗(yàn)證方法確定時(shí)鐘是否滿(mǎn)足要求，即分析整個(gè)模塊是否正常工作。例如測(cè)試整個(gè)模塊的OSNR是否正常來(lái)確認(rèn)100Gb/s線(xiàn)路側(cè)光收發(fā)模塊是否正常工作[3]。

②通過(guò)精密頻譜儀分析獲得時(shí)鐘信號(hào)頻譜，在指定范圍內(nèi)進(jìn)行相應(yīng)積分運(yùn)算，進(jìn)而獲得時(shí)鐘信號(hào)的抖動(dòng)[4]。

4 結(jié)束語(yǔ)

本文簡(jiǎn)單介紹了100Gb/s線(xiàn)路側(cè)光收發(fā)模塊，針對(duì)模塊內(nèi)部高速ADC時(shí)鐘設(shè)計(jì)，提出兩套方案。由于實(shí)驗(yàn)條件欠缺，在數(shù)據(jù)印證方面尚有不足，將在更有效的方案設(shè)計(jì)出現(xiàn)后加以解決。本文為100Gb/s線(xiàn)路側(cè)光模塊高速ADC時(shí)鐘設(shè)計(jì)提供一定的參考，對(duì)其它相似時(shí)鐘設(shè)計(jì)具有一定借鑒意義。

[1]呂郁.自適應(yīng)帶寬時(shí)鐘發(fā)生器的抖動(dòng)一致性研究[D].長(zhǎng)沙:國(guó)防科技大學(xué)研究生院,2009：65-67.

[2]GREBENKEMPER J C.本振相位噪聲及其對(duì)接收機(jī)性能的影響[J].和新陽(yáng)，譯.空間電子技術(shù)，2003（1）：4-13.

[3]楊俊麒.100Gb/s線(xiàn)路側(cè)光收發(fā)模塊OSNR測(cè)試研究[J].光通信研究，2014（4）:51-53.

[4]張志鑫.基于信號(hào)源與頻譜儀的相位噪聲測(cè)試軟件設(shè)計(jì)[J].研究與開(kāi)發(fā)，2012，31（3）:65-67.

Proposal of high speed ADC sampling clock in 100 Gb/s line side transponder

SHEN Yao-ming,HUANG Zhi-ping,LIU De-sheng,BA Jun-hao
(Department of instrumentation,National University of Defense Technology,Changsha 410000,China)

The key of ADC clock design in the 100Gb/s line side transponder is low jitter that keeps the transponder work reliable.The paper describes the structure and workflow about 100Gb/s line side transponder,and introduces two proposals with comparison.It has certain value of reference for high speed sampling clock design in line side transponder.

100Gb/s,line side transponder,64GS/s ADC,low jitter clock

TN915.62

A

1002-5561（2016）03-0040-03

10.13921/j.cnki.issn1002-5561.2016.03.012

2015-12-07。

申曜銘（1990-），男，碩士研究生，主要從事100Gb/s線(xiàn)路側(cè)光收發(fā)模塊的研究。