王青波，高 俊，婁景藝

（海軍工程大學(xué) 電子工程學(xué)院，湖北 武漢 430033）

基于Tsi578的多通道短波通信系統(tǒng)交換模塊設(shè)計(jì)與實(shí)現(xiàn)*

王青波，高 俊，婁景藝

（海軍工程大學(xué) 電子工程學(xué)院，湖北 武漢 430033）

為更好地將串行RapidIO總線（SRIO）和相控陣技術(shù)應(yīng)用于多通道短波通信系統(tǒng)中，提出一種基于Tsi578的SRIO互連交換系統(tǒng)的設(shè)計(jì)和實(shí)現(xiàn)方案，并對(duì)該系統(tǒng)的SRIO實(shí)驗(yàn)性能進(jìn)行了測(cè)試。該交換單元采用DSP+FPGA結(jié)構(gòu)，易于系統(tǒng)維護(hù)和擴(kuò)展，且提升了系統(tǒng)的靈活性和運(yùn)算效率。實(shí)驗(yàn)表明，該交換單元正常穩(wěn)定工作，SRIO傳輸速度與傳輸數(shù)據(jù)包大小有線性關(guān)系，在傳輸1 024 Byte時(shí)達(dá)到最高速率496.941 2 Mbps。此外，文章總結(jié)了SRIO在工程應(yīng)用中的三個(gè)問(wèn)題，并提出了相關(guān)優(yōu)化建議。

Tsi578；SRIO；交換機(jī)；短波通信

0 引 言

短波通信系統(tǒng)是以短波作為通信媒介的通信系統(tǒng)，天波為其主要傳播方式。憑借著天然的“中繼系統(tǒng)”電離層，且便于搭建的特點(diǎn)，短波通信系統(tǒng)的抗毀性明顯優(yōu)于其他通信系統(tǒng)，使其在軍事通信領(lǐng)域一直有著不可替代的地位。但是，短波通信也有明顯的缺點(diǎn)，其中繼系統(tǒng)電離層作為自然產(chǎn)物，具有不穩(wěn)定，受晝夜、季節(jié)、氣候等影響較大。此外，短波天線指向性差，使得短波通信穩(wěn)定性差，通信效率低。在電磁環(huán)境日趨復(fù)雜的今天，隨著相控陣技術(shù)的不斷發(fā)展與成熟，為了實(shí)現(xiàn)更好的通信效率、更高的隱蔽性，文獻(xiàn)[1]提出短波任意分布陣的功率合成技術(shù)，文獻(xiàn)[2]提出相控陣短波發(fā)信系統(tǒng)相位校正技術(shù)，將相控陣技術(shù)應(yīng)用于短波通信系統(tǒng)成為短波通信系統(tǒng)發(fā)展的新內(nèi)容。于是，多通道短波通信系統(tǒng)應(yīng)運(yùn)而生。一個(gè)多通道短波通信系統(tǒng)包含多個(gè)發(fā)射單元和接收單元、一個(gè)波束控制單元、交換單元和相應(yīng)的業(yè)務(wù)單元。其中，交換單元作為整個(gè)系統(tǒng)的中樞節(jié)點(diǎn)，與多個(gè)發(fā)射單元、接收單元直連，完成數(shù)據(jù)轉(zhuǎn)發(fā)，并與波束控制單元一起完成對(duì)發(fā)射單元的波束指向配置[3]。

1 交換模塊設(shè)計(jì)

1.1 總線選擇

在典型的嵌入式系統(tǒng)中，系統(tǒng)各模塊之間的傳輸速率成為嵌入式系統(tǒng)發(fā)展的制約瓶頸。傳統(tǒng)總線如VME、PCI、PCI-X、CPCI等，均屬于分時(shí)共享總線，傳輸速率受到限制，一般都低于500M bps，不能很好地滿足系統(tǒng)的需求?，F(xiàn)代總線如千兆以太網(wǎng)、PCI-E、InfiniBand、RapidIO等技術(shù)，總線傳輸速率均能達(dá)到1 Gbps，滿足系統(tǒng)的需求。但是，千兆以太網(wǎng)主要用于建設(shè)高速局域網(wǎng)，使用TCP/IP協(xié)議，軟件開(kāi)銷大。InfiniBand是一種支持多鏈接的“轉(zhuǎn)換線纜技術(shù)”，主要應(yīng)用于系統(tǒng)域網(wǎng)絡(luò)互連，服務(wù)器與服務(wù)器之間的互連[4]。PCI-E協(xié)議開(kāi)銷大、功耗高、管腳多，不適用于嵌入式系統(tǒng)。

本系統(tǒng)設(shè)計(jì)采用RapidIO技術(shù)。RapidIO是為了滿足現(xiàn)在和未來(lái)高性能嵌入式系統(tǒng)的獨(dú)特需求而設(shè)計(jì)的一種開(kāi)放式互連體系標(biāo)準(zhǔn)，是一種基于背板互連的高速串行互連標(biāo)準(zhǔn)[5]。它采用基于報(bào)文交換的互連體系結(jié)構(gòu)，具有高性能、低引腳數(shù)、低延遲的特點(diǎn)。RapidIO總線采用三層結(jié)構(gòu)，由邏輯層、傳輸層、物理層[6]組成，采用了唯一的傳輸層規(guī)范，向上向下兼容不同的邏輯層和物理層[7]。SRIO一共支持六種基本的I/O操作，分別為讀操作、寫操作、帶響應(yīng)的寫、流操作、原子操作和維護(hù)操作。數(shù)據(jù)包類型共有16種，其中第13類型的包對(duì)應(yīng)的格式如圖1所示。

圖1 SRIO傳輸數(shù)據(jù)包格式

1.2 SRIO互連結(jié)構(gòu)

基于SRIO總線的嵌入式系統(tǒng)可以分為兩種結(jié)構(gòu)。一是基于線連接的SRIO總線系統(tǒng)。此種結(jié)構(gòu)各模塊之間直接采用導(dǎo)線進(jìn)行連接，通過(guò)各模塊使系統(tǒng)聯(lián)通。由于此結(jié)構(gòu)系統(tǒng)各模塊相互關(guān)聯(lián)，不適于擴(kuò)展和升級(jí)，因此只適用于結(jié)構(gòu)相對(duì)簡(jiǎn)單、固定的系統(tǒng)。二是基于交換器件的SRIO總線系統(tǒng)。此種結(jié)構(gòu)通過(guò)SRIO交換器件連接各模塊，使得各模塊之間形成點(diǎn)到點(diǎn)的數(shù)據(jù)傳輸，且各模塊相互獨(dú)立，易于系統(tǒng)升級(jí)和擴(kuò)展，簡(jiǎn)化系統(tǒng)的復(fù)雜度，提高系統(tǒng)性能，適用于較為復(fù)雜、結(jié)構(gòu)靈活的系統(tǒng)。SRIO互連結(jié)構(gòu)框圖如圖2所示，本系統(tǒng)采用交換器件的互連結(jié)構(gòu)。

圖2 SRIO互連結(jié)構(gòu)

本系統(tǒng)中的SRIO交換器件采用IDT公司的Tsi578。Tsi578是由IDT公司[8]在原來(lái)業(yè)界領(lǐng)先的Tsi568A（SRIO Switch）的基礎(chǔ)上研制的SRIO交換器件，完全兼容Tsi568A，方便原有系統(tǒng)的升級(jí)。Tsi578基于RapidIO 1.3規(guī)范，最大聚合帶寬達(dá)到80 Gbps，采用低功耗和低延遲的直通傳輸方式，支持熱插拔；一塊芯片支持混合的速度和帶寬配置；端口配置靈活，可以滿足多種I/O帶寬要求，可以配置8個(gè)4X或者16個(gè)1X模式的端口[9]，可以通過(guò)內(nèi)部寄存器對(duì)端口速率可以進(jìn)行分別配置，配置速率分別為1.25、2.5、3.125 Gbps；查找表分為本地查找表和全局查找表，其中本地查找表支持512個(gè)ID，全局查找表支持高達(dá)6 400個(gè)ID。

1.3 系統(tǒng)方案設(shè)計(jì)

交換模塊的整個(gè)框圖如圖3所示。交換單元包含一塊DSP芯片、FPGA芯片、SRIO交換器件和15個(gè)光電轉(zhuǎn)換器件。交換器件采用IDT公司的Tsi578芯片；FPGA采用ALTERA的EP2AGX95DF2515N；DSP芯片采用Tms320C6416定點(diǎn)DSP芯片。DSP有滿足算法控制結(jié)構(gòu)復(fù)雜、運(yùn)算速度高、尋址方式靈活和通信性能強(qiáng)大的特點(diǎn)，但是其本質(zhì)上還是串行的，對(duì)于處理數(shù)據(jù)量大，處理速度要求高，但是運(yùn)算結(jié)構(gòu)相對(duì)簡(jiǎn)單的底層信號(hào)處理算法并不能發(fā)揮其優(yōu)點(diǎn)。此部分適于采用FPGA硬件實(shí)現(xiàn)，采用DSP+FPGA結(jié)構(gòu)，把二者的優(yōu)點(diǎn)結(jié)合，兼顧速度和靈活性，既滿足底層信號(hào)處理要求，又滿足頂層信號(hào)處理要求，適合于模塊化設(shè)計(jì)，從而提高算法效率，且易于系統(tǒng)維護(hù)和擴(kuò)展。DSP負(fù)責(zé)對(duì)整個(gè)交換單元的管理工作，完成對(duì)Tsi578的路由表配置、復(fù)位設(shè)置等，特別在實(shí)現(xiàn)波束指向時(shí)，DSP對(duì)4臺(tái)發(fā)射機(jī)進(jìn)行控制組陣。為了更有效地發(fā)揮短波通信系統(tǒng)的抗毀性，一般發(fā)射機(jī)與收信機(jī)之間的距離很遠(yuǎn)，達(dá)到十公里以上，而SRIO總線的傳輸長(zhǎng)度（小于100 m）受限。由于SRIO邏輯層與物理層獨(dú)立，因此可以在任何一種物理介質(zhì)上傳播，故每個(gè)Tsi578的端口連接到一個(gè)光電轉(zhuǎn)換器，將電信號(hào)轉(zhuǎn)換成光信號(hào)，使用光纖在各模塊之間進(jìn)行傳輸，以有效增強(qiáng)信號(hào)傳輸?shù)耐暾院涂垢蓴_性，減少信號(hào)長(zhǎng)距傳輸過(guò)程中的衰減。

圖3 交換模塊整體框

2 交換模塊實(shí)現(xiàn)

2.1 Tsi578管理模塊實(shí)現(xiàn)

SOC設(shè)計(jì)是以IP核為基礎(chǔ)，而SOPC（System On Programmable Chip，可編程的片上系統(tǒng)）是由Altera公司提出的一種靈活、高效的SOC解決方案?？梢酝ㄟ^(guò)SOPC在片上輕松集成存儲(chǔ)器、I/O接口、處理器等系統(tǒng)外設(shè)，可視化地完成模塊之間的連接，大幅提高硬件開(kāi)發(fā)效率。

SOPC各模塊連接圖如圖4所示。

DSP地址空間劃分如表1所示。

圖4 SOPC內(nèi)部連接

表1 DSP空間規(guī)劃

本系統(tǒng)采用分組交換的思想，數(shù)據(jù)命令分別存儲(chǔ)，且確定數(shù)據(jù)和命令包的大小。具體設(shè)計(jì)如下：命令緩存區(qū)為0x000——0xfff，共4 096（256×16）Byte，命令包大小設(shè)定為256 Byte，每個(gè)ID對(duì)應(yīng)一個(gè)256 Byte緩存。數(shù)據(jù)緩存區(qū)為0x2000——0x3fff，共8 192（512×16） Byte，數(shù)據(jù)包大小設(shè)定為512 Byte，每個(gè)ID對(duì)應(yīng)一個(gè)512 Byte緩存。發(fā)方DSP將數(shù)據(jù)存入FPGA中的第一個(gè)緩存（作為本地命令和數(shù)據(jù)緩存），在DMA傳輸配置中，根據(jù)目的器件的ID（DEST_ID）得到DMA寫地址的基地址，根據(jù)自身ID得到地址偏移量，基地址BASEADDR=DEST_ID×0x10000；命令偏移量CMD_OFFSETADDR=LOCAL_ID×0x100，數(shù)據(jù)包偏移量DATA_OFFSETADDR=LOCAL_ ID×0x200+0x2000，將數(shù)據(jù)寫到目的IDSRIO中自身ID對(duì)應(yīng)的緩存區(qū)，通過(guò)門鈴?fù)ㄖ康腎D到相應(yīng)緩存區(qū)讀取數(shù)據(jù)。DMA傳輸數(shù)據(jù)的流程如圖5所示。

圖5 DMA傳輸流程

2.2 Tsi578的配置管理

Tsi578的配置共有三種方法：

（1）通過(guò)I2C接口對(duì)Tsi578進(jìn)行配置；

（2）通過(guò)JTAG口對(duì)Tsi578進(jìn)行配置；

（3）通過(guò)SRIO維護(hù)操作對(duì)Tsi578進(jìn)行配置。

因?yàn)椴捎肧RIO維護(hù)操作對(duì)Tsi578的維護(hù)可以減少板上布線，而且可以實(shí)現(xiàn)動(dòng)態(tài)配置Tsi578，故本系統(tǒng)采用交換單元上的DSP芯片作為整個(gè)單元的管理模塊。由于采用了通過(guò)SRIO發(fā)送維修數(shù)據(jù)包的方式對(duì)Tsi578進(jìn)行配置，所以在配置Tsi578前需對(duì)FPGA中的SRIO進(jìn)行配置。交換單元的配置管理流程如圖6所示。整個(gè)復(fù)位流程設(shè)計(jì)為DSP的一個(gè)任務(wù)（TSK），并使用信號(hào)燈sem作為觸發(fā)標(biāo)志，初始值設(shè)置為1，開(kāi)機(jī)啟動(dòng)復(fù)位流程。運(yùn)行階段，對(duì)RapidIO IP核物理層提供的port_error信號(hào)若檢測(cè)到高電平，則觸發(fā)任務(wù)，完成配置RIO發(fā)射、接收和維護(hù)窗口，并復(fù)位Tsi578。

由于SRIO采用了基于請(qǐng)求、響應(yīng)的方式設(shè)計(jì)，本地緩存數(shù)據(jù)隊(duì)列等待確認(rèn)，所以需要在本地緩存隊(duì)列溢出前收到第一包數(shù)據(jù)的確認(rèn)信息。鏈接超時(shí)和響應(yīng)超時(shí)需要根據(jù)實(shí)際環(huán)境（如傳輸距離、電磁干擾情況）進(jìn)行合理配置，以保證數(shù)據(jù)的正常傳輸。本系統(tǒng)設(shè)計(jì)光纖傳播長(zhǎng)度為30 km，光在光纖中的傳播速度為2×108m/s（由于光在光纖中折線傳輸，所以不能以3×108m/s的直線傳播速度進(jìn)行計(jì)算），光電轉(zhuǎn)換和電光轉(zhuǎn)換耗時(shí)分別按0.1 ms計(jì)算，一次回路的數(shù)據(jù)傳輸時(shí)間0.5 ms，故最后對(duì)響應(yīng)超時(shí)和連接超時(shí)設(shè)定為0x95D00。

3 性能測(cè)試與分析

3.1 測(cè)量方案設(shè)計(jì)

選擇由一塊發(fā)射板或接收板與交換模塊上的DSP通過(guò)Tsi578形成數(shù)據(jù)通路（光纖傳輸距離為5 m），在發(fā)射板的數(shù)據(jù)RAM中預(yù)先存放好數(shù)據(jù)，接收機(jī)掛起一個(gè)任務(wù)（屏蔽其它全部硬中斷和軟中斷，保證測(cè)量準(zhǔn)確性）等待接收到完整的數(shù)據(jù)。由發(fā)射機(jī)通過(guò)DMA控制器發(fā)送一定數(shù)量字節(jié)的數(shù)據(jù)包，并立即拉高測(cè)試腳的電平，接收機(jī)一旦接收到這個(gè)包完整的數(shù)據(jù)，立即拉高其測(cè)試腳的電平。使用的示波器型號(hào)為Tektronix TDS3052C，采樣率為5 Gsa/s，兩個(gè)通道掃描兩個(gè)測(cè)試腳的電平，兩個(gè)測(cè)試腳上拉電平的時(shí)間差即為此數(shù)據(jù)包的傳輸時(shí)間，測(cè)試平臺(tái)如圖7所示。

圖6 Tsi578復(fù)位流程

圖7 實(shí)驗(yàn)測(cè)試平臺(tái)

3.2 實(shí)驗(yàn)結(jié)果及分析

由發(fā)射板和交換板進(jìn)行的測(cè)試結(jié)果1如表2所示。

使用同樣的測(cè)試方法，選用一塊接收板和交換模塊來(lái)完成數(shù)據(jù)通路的搭建測(cè)試結(jié)果2，如表3所示。

表2 SRIO數(shù)據(jù)傳輸測(cè)試結(jié)果1

表3 SRIO數(shù)據(jù)傳輸測(cè)試結(jié)果2

表中括號(hào)內(nèi)的數(shù)據(jù)為加上此次傳輸所包含的包頭字節(jié)數(shù)。由圖1的SRIO包格式可知，每包數(shù)據(jù)包含8 Byte包頭，且SRIO協(xié)議規(guī)定每次傳輸?shù)臄?shù)據(jù)包負(fù)載最大為256 Byte，故當(dāng)DMA傳輸量大于256 Byte時(shí)，將會(huì)進(jìn)行分包傳輸，包含多個(gè)包頭數(shù)據(jù)。計(jì)算過(guò)程中沒(méi)有考慮8B/10B編碼器，認(rèn)為SRIO總線的理論傳輸速率為1 Gb/s（1.25×0.8）。

由實(shí)驗(yàn)結(jié)果可以看出：

第一，數(shù)據(jù)的傳輸速率基本與DMA傳輸量呈正相關(guān)，傳輸數(shù)據(jù)量達(dá)到1 024 Byte時(shí)，傳輸速率趨于平穩(wěn)且達(dá)到峰值，故建議在系統(tǒng)中對(duì)同一目的ID的數(shù)據(jù)進(jìn)行組包后發(fā)送，避免頻繁發(fā)送小數(shù)據(jù)包。

第二，測(cè)量中出現(xiàn)差異明顯的現(xiàn)象，如傳輸512 Byte，耗時(shí)16 μs，速率明顯高于其他兩次測(cè)量，表明SRIO總線傳輸易受到外界環(huán)境的影響。當(dāng)受到外界干擾嚴(yán)重時(shí)，將會(huì)產(chǎn)生數(shù)據(jù)重發(fā)，導(dǎo)致傳輸延時(shí)。因此，建議對(duì)含SRIO總線的電路板或機(jī)箱以封閉金屬外殼形成靜電屏蔽。對(duì)于傳輸距離較長(zhǎng)時(shí)，可采用光電轉(zhuǎn)換器件，將電信號(hào)轉(zhuǎn)換為光信號(hào)，在信道條件較好的光纖中進(jìn)行傳輸，以盡量減短金屬導(dǎo)線的長(zhǎng)度。

第三，在兩次相同的環(huán)境下使用相同的方法對(duì)不同PCB板測(cè)試得到的結(jié)果不同，說(shuō)明PCB設(shè)計(jì)時(shí)對(duì)SRIO總線的布局布線對(duì)SRIO的傳輸速率有明顯影響，應(yīng)盡量降低SRIO總線受到的電磁干擾。因此，建議在PCB設(shè)計(jì)時(shí)采用各種高速走線的技巧，如減小同一PCB中長(zhǎng)并聯(lián)線的長(zhǎng)度和信號(hào)抑制線間的接近程度，高隔離度的信號(hào)抑制線應(yīng)該走不同的層等。

4 結(jié) 語(yǔ)

本文提出一種基于Tsi578的多通道短波系統(tǒng)的數(shù)據(jù)交換模塊的設(shè)計(jì)方案，并給出交換模塊的SOPC設(shè)計(jì)和配置管理流程圖，最后對(duì)整個(gè)交換模塊進(jìn)行連通性測(cè)試和傳輸速率測(cè)試，得出SRIO在實(shí)際應(yīng)用中的三個(gè)問(wèn)題及其優(yōu)化建議。SRIO總線作為唯一的系統(tǒng)互連國(guó)家標(biāo)準(zhǔn)，發(fā)展前景巨大。SRIO互連結(jié)構(gòu)的研究對(duì)SRIO在大型系統(tǒng)中的應(yīng)用意義重大，特別是使用SRIO總線技術(shù)和對(duì)系統(tǒng)結(jié)構(gòu)的合理布局，值得深入研究。

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王青波（1992—），男，碩士研究生，主要研究方向?yàn)閿?shù)字通信、軟件無(wú)線電；

高 俊（1957—），男，博士生導(dǎo)師，教授，主要研究方向?yàn)橥ㄐ爬碚撆c技術(shù)；

婁景藝（1979—），女，碩士生導(dǎo)師，副教授，主要研究方向?yàn)樾l(wèi)星通信。

Design and Implementation of Switch Module for Multichannel Short-wave Communication System based on Tsi578

WANG Qing-bo,GAO Jun,LOU Jing-yi
(College of Electronic Engineering,Naval University of Engineering,Wuhan Hubei 430033,China)

In order to apply Serial RapidIO bus(SRIO) bus and phased array technology to multichannel short-wave communication system, the design and implementation of RapidIO interconnect switch system based on Tsi578 is proposed, and the test of SRIO's transmission speed in the system. This switch module adopts DSP + FPGA structure, thus is easy for system maintenance and expansibility, and improves system flexibility and operation officiency. The test indicates that this switch module can work normally and reliably.There exists a linear relationship between transmission speed and the size of packet, and it could reach the peak value of 496.9412 Mbps when the size of packet is 1024 Byte. This paper also discusses several performance optimization strategies in SRIO engineering application．

Tsi578; SRIO; switch; short-wave communication

TN915.05

A

1002-0802(2016)-07-0937-06

10.3969/j.issn.1002-0802.2016.07.026

2016-03-13;

2016-06-09 Received date:2016-03-13;Revised date:2016-06-09