劉　佳，屈　艷

（1．中國電子科技集團公司第四十七研究所，沈陽110032；2．遼寧省醫(yī)療器械檢驗檢測院，沈陽110179）

IP核打包及驗證方法研究

劉佳1，屈艷2

（1．中國電子科技集團公司第四十七研究所，沈陽110032；2．遼寧省醫(yī)療器械檢驗檢測院，沈陽110179）

IP核是集成電路設計的升華，是超大規(guī)模SoC電路設計不可或缺的物質基礎。IP核打包是IP核發(fā)布給用戶之前一個非常重要的環(huán)節(jié)。目前，IP核的格式比較靈活，有coreKit、IPXACT等?？紤]到IP核的完整性，以coreKit格式為例，借助于coreTools EDA工具對IP核打包及驗證方法進行了較為詳細的研究。先從IP核的數據準備開始，指出需要提供HDL配置和接口定義兩個相關的輔助文件；再從打包過程的七個步驟：建立打包流程、啟動coreBuilder工具、輸入設置、存儲器映射、驗證、綜合設置和打包等，對其進行一步一步闡述；最后通過IP核發(fā)布和IP核集成對IP核打包的結果加以驗證，證明IP核包的正確性和實用性。

IP核；打包；發(fā)布；綜合策略；約束；集成；驗證

1　引　言

目前，IP核在集成電路設計中已經成為SoC產品快速研發(fā)的基礎，其地位也變得越來越重要。為便于IP核交易，IP核打包是其中不可缺少的一步，因此，借助主流的EDA工具，開展對IP核打包及驗證方法的研究。

2　IP核數據準備

IP核是RTL源代碼、相關說明文檔、仿真環(huán)境、腳本等多種信息的集合，必須通過代碼質量分析、仿真驗證、邏輯等效性檢查等方式確認數據的正確性，部分IP核數據組織結構如圖1所示。

圖1　部分IP 核數據組織結構

同時還需要準備兩個文件，一個是HDL配置文件［1］，如圖2所示。

圖2　部分HDL配置文件

另一個是接口定義文件，使用create_interface、create_interface_parameter、set_interface_parameter_ attribute、create_interface_port、complete_interface_ definition等命令進行聲明，如圖3所示。

圖3　部分接口定義文件

3　打包過程

IP核打包過程可以使用coreBuilder及類似的EDA工具，將IP核數據打包成Synopsys公司的coreKit格式或第三方的IP－XACT格式。具體方法如下：

（1）建立打包流程

IP核打包流程主要包括三部分：IP核數據準備、IP核打包和IP核驗證（見圖4）。

圖4　IP核打包流程

（2）啟動coreBuilder工具

在命令行提示符中輸入coreBuilder＆啟動圖形界面，如圖5所示。在菜單File下選擇New Workspace創(chuàng)建新的工作區(qū)，名稱為can_coreKit，同時在Output Format域選擇coreKit或是IP－XACT Component［2］，如圖6所示，再點擊OK按鈕，出現如圖7所示的圖形窗口。

（3）輸入設置（Setup）

在圖5左邊的Activity List窗口中，選中Load Designs標簽，在右邊的窗口中將出現Options、Source Files和Advanced選項卡。①在Options選項卡中，在設置輸入語言類型欄選中Verilog；在Verilog版本欄選擇Verilog－2001；在包含文件目錄中輸入目錄地址；再單擊Apply按鈕。如圖5中右邊區(qū)域所示。②在Source Files選項卡中，單擊“Append to HDL Files From Directory…”按鈕，將RTL目錄中的全部代碼添加到工作區(qū)；再單擊Apply按鈕。③在Source Files選項卡中，在Tcl intent search path欄中通過點擊方框按鈕將所需要的Tcl文件目錄加入到工作區(qū)中；在Extra link library欄中通過點擊方框按鈕將所需要的庫文件加入到工作區(qū)中；再單擊Apply按鈕。

圖5　coreBuilder圖形界面

如果在該過程中輸入的數據和相關設計正確，則在Load Designs標簽前面的方框中出現“√”；否則需要根據圖3中Console Windows中出現的信息進行修改，直至方框中出現“√”為止。

在左邊的Activity List窗口中，選中Design Configuration Intent標簽，在右邊的窗口中將出現相關的配置信息，包括參數名稱、缺省值、只讀參數、順序等，根據設計情況如實填寫，再單擊Apply按鈕。

圖6　輸出格式選擇

圖7　can_coreKit工作區(qū)

（4）存儲器映射（Memory Maps）

根據設計情況，如需要設置存儲器映射，則要在圖5左邊的Memory Maps窗口中對Define Memory Maps、Advanced Memory Map Attribute和Design Configuration Intent標簽進行相關設置。

（5）驗證（Verification）

IP核的驗證環(huán)境是IP核設計中一個非常重要的部分，目的是在數據提取后驗證IP核的正確性。在圖5左邊的Activity List窗口中，選中Verification標簽的Testsuite Set－up標簽，在其右邊窗口中對測試組、測試配置等進行設置。

2012年9月到2017年2月選擇在我院診治的胸段食管癌患者172例，納入標準：病理證實的胸段食管癌患者；接受放療者；患者知情同意本研究；都采用新型頸胸膜固定；卡氏評分≥70分者；放療前臨床相關檢查排除遠處轉移者；研究得到醫(yī)院倫理委員會的批準。排除標準：復發(fā)癌或已呈惡病質患者；精神疾病患者；妊娠與哺乳期婦女。根據放療時雙手放置方式的不同分為觀察組72例與對照組100例，兩組患者的性別、年齡、病灶部位、體重指數、臨床分期、組織學分化情況等對比無明顯差異(P>0.05)。見表1。

（6）綜合設置（Synthesis）

在圖5左邊的Activity List窗口中，選中Synthesis標簽，設置如下：①在Specify Reference Technology標簽中，將設置max．db為目標庫；將max．db、min．db、RAM_max．db、RAM_min．db等設置為鏈接庫；將min．db、RAM_min．db設置為最快時序庫［3］。②選中Specify Clocks標簽，在圖3中底部coreBuilder＞右邊空白區(qū)域內輸入read_sdc Script／cnst／constraints．tcl命令，讀入時鐘約束［4］。③選中Specify Synthesis Methodology標簽，根據設計的具體情況對綜合過程中的策略控制、綜合指示、綜合控制、形式驗證等內容進行相應設置。④選中Specify Test Methodology標簽，根據設計的可測試性結構包括測試時鐘周期、掃描方法、自動修復策略、內建自測試、測試點插入等內容。⑤在Specify Timing Exception標簽中，聲明IP核中的偽路徑、多周期路徑、最大延遲、最小延遲等。如果約束保存在constraints．tcl文件中，則②中的命令將讀入對應約束信息，需在窗口中完成約束信息的確認。⑥在Specify Ports Constraints標簽中，聲明IP核中的輸入輸出端口延遲、輸出負載、輸入斜率等。如果約束保存在constraints．tcl文件中，則②中的命令將讀入對應約束信息，需在窗口中完成約束信息的確認。⑦在Verify Intents標簽中，通過工具完成對所有綜合約束完整性和一致性的確認。

（7）打包（Package）

最后的打包過程分五步完成，①在Create Integration Workspace標簽中指定根目錄、工作區(qū)、文件組等內容；②在SoC Assembly Intent標簽中，添加載入接口定義、添加接口等信息，為SoC集成作必要的準備［5］；③在Create Bill of Materials標簽中，添加文件組配置文件、自動載入等信息，點擊Apply按鈕生成BoM文件，部分BoM文件內容如圖8所示；④在Set Up Help Menu標簽中，添加MenuText、Description等相關信息；⑤在Build coreKit標簽中，設置coreKit名稱、版本、供應商名稱、實現工具等信息。生成的coreKit目錄如圖9所示。

圖8　部分BoM文件

圖9　coreKit目錄

4　結果驗證

在驗證IP核打包結果之前，需要使用coreConsultant工具將coreKit數據提取出來，然后再進行功能驗證、形式驗證和靜態(tài)時序分析，以確保數據的可重用性［6］。

在命令行提示符中輸入coreConsultant＆啟動圖形界面，通過File菜單下Install coreKit…窗口安裝IP核，再根據使用手冊進行配置生成滿足應用要求的設計數據［7］。

（1）功能驗證

在設計數據的Verification／VCS目錄下，運行VCS－f file．f－l tb．log命令產生可執(zhí)行文件simv，再運行simv產生仿真報告來驗證功能的正確性［8］；

（2）形式驗證

在設計數據的Script／lec目錄下，運行fm_ shell－f lec．tcl命令產生形式驗證的報告來確認RTL代碼、門級網表的一致性及l(fā)ec．tcl文件的正確性［9］；

（3）靜態(tài)時序分析

在設計數據的Script／sta目錄下，運行pt_ shell－f sta．tcl命令產生靜態(tài)時序分析報告來確認sta．tcl文件的正確性［10］。

5　結束語

CAN IP核是一個比較簡單的設計，文章僅對其打包及驗證方法進行了較為詳細的研究。工程師在進行IP核打包時，應根據設計的具體情況，增加或調整相應的配置參數以達到IP核的可重用性。

［1］Synopsys Customer Education Services．coreBuilder Tutorial［M］．Beijing：Synopsys Inc．，2015．

［2］Synopsys Customer Education Services．coreBuilder User Guide［M］．Beijing：Synopsys Inc．，2015．

［3］Synopsys Customer Education Services．Design Compiler User Guide［M］．Beijing：Synopsys Inc．，2015．

［4］Synopsys Customer Education Services．Synopsys Timing Constraints and Optimization User Guide［M］．Beijing：Synopsys Inc．，2015．

［5］coreAssembler User Guide［M］．Beijing：Synopsys Inc．，2015．

［6］許柯．可重用IP核驗證方法研究［J］．科技資訊，2008（26）：26－27．Xu Ke．The Research Of Reusable IP Core Verification Method［J］．Science＆Technology Information．2008（26）：26－27．

［7］Synopsys Customer Education Services．coreConsultant User Guide［M］．Beijing：Synopsys Inc．，2015．

［8］Synopsys Customer Education Services．VCS MX／VCS MXi User Guide［M］．Beijing：Synopsys Inc．，2015．

［9］Synopsys Customer Education Services．Formality User Guide［M］．Beijing：Synopsys Inc．，2015．

［10］Synopsys Customer Education Services．PrimeTime User Guide［M］．Beijing：Synopsys Inc．，2015．

Study of IP Core Package and Verification Methods

Liu Jia1，Qu Yan2
（The 47th Research Institute of China Electronics Technology Group Corporation，Shenyang 110032，China；2．Liaoning Medical Device Test Institute，Shenyang 110179，China）

IP Core，as the sublimation of IC designs，is the basis for design of very large scale SoC circuits．IP package is one of very important link before IP core is released to users．The formats of IP Core such as coreKit and IP－XAC are flexible．In consideration of the completeness of IP Core，coreKit format is used as an example to make more detailed studies on the method of IP core package and verification by means of coreTools EDA tool．Firstly，for data preparation，two related and auxiliary files i．e．HDL configuration and interface definition are required．Then，the process of packaging，seven steps such as setting up package flow，invoking coreBuilder tool，input setup，memory maps，verification，synthesis setup and package，is described accordingly．Finally，the result of IP core package is verified through IP core release and IP core integration，which proves the correctness and practicability of IP core package．

IP Core；Package；Release；Synthesis strategy；Constraint；Integration；Verification

10．3969／j．issn．1002－2279．2016．05．004

TN4

A

1002－2279（2016）05－0013－04

劉佳（1982－），女，遼寧省沈陽市人，工程師，主研方向：科研管理。

2015－03－15