劉海成，鄒海英，佟寧寧

(黑龍江工程學(xué)院 電氣與信息工程學(xué)院，黑龍江 哈爾濱 150050)

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異步信號(hào)的同步化邏輯時(shí)序及電路結(jié)構(gòu)研究

劉海成，鄒海英，佟寧寧

(黑龍江工程學(xué)院 電氣與信息工程學(xué)院，黑龍江 哈爾濱 150050)

為實(shí)現(xiàn)異步信號(hào)接入同步時(shí)序邏輯電路，則需要通過異步信號(hào)的同步化電路將異步信號(hào)轉(zhuǎn)換為可同步的時(shí)序，包括異步信號(hào)的采樣、“準(zhǔn)穩(wěn)態(tài)”問題和異步信號(hào)的自動(dòng)撤銷等3個(gè)問題。文中給出了解決該問題的電路結(jié)構(gòu)組成、3種同步化時(shí)序和5種具體的實(shí)現(xiàn)電路，為基于FPGA進(jìn)行復(fù)雜系統(tǒng)設(shè)計(jì)提供異步信號(hào)解決方案。實(shí)際測(cè)試表明，系統(tǒng)具有穩(wěn)定性好和結(jié)構(gòu)簡(jiǎn)單等特點(diǎn)。

異步信號(hào)；同步化；時(shí)序；電路

人機(jī)操作過程，測(cè)量?jī)x器的觸發(fā)信號(hào)等都是相對(duì)于電子系統(tǒng)同步邏輯的異步輸入信號(hào)。異步信號(hào)和同步時(shí)序邏輯電路的同步時(shí)鐘信號(hào)無關(guān)，這就涉及異步信號(hào)如何與同步時(shí)序邏輯電路進(jìn)行同步，即實(shí)現(xiàn)不同時(shí)鐘域信號(hào)的有效傳遞。

比如地鐵的自助售票等投幣式交互系統(tǒng)，投幣信號(hào)就是異步信號(hào)，且這些異步信號(hào)的特點(diǎn)是“僅有效一次”，即不但要正確響應(yīng)，還不能多次響應(yīng)。也就是說，投幣信號(hào)產(chǎn)生的高電平持續(xù)時(shí)間要大于同步時(shí)序電路狀態(tài)轉(zhuǎn)換時(shí)鐘周期，以保證在狀態(tài)時(shí)鐘的有效邊沿時(shí)其處于高電平，同時(shí)也會(huì)出現(xiàn)一次投幣信號(hào)被多次狀態(tài)轉(zhuǎn)換時(shí)鐘捕捉的問題，投幣信號(hào)作為有效的確認(rèn)信號(hào)后要被即刻自動(dòng)清除，否則會(huì)被同步時(shí)序邏輯電路“誤解”為又有硬幣投入。本文針對(duì)該問題，深入研究了異步信號(hào)的同步化邏輯時(shí)序及電路結(jié)構(gòu)[1-2]。

1　異步信號(hào)的同步化邏輯結(jié)構(gòu)及時(shí)序

假定異步信號(hào)的性質(zhì)為高脈沖，“異步信號(hào)作為單次同步使能信號(hào)”，需要一個(gè)采樣觸發(fā)器(上升沿觸發(fā))即刻記憶已經(jīng)出現(xiàn)一次異步信號(hào)，如圖1所示中的FF0。一般是觸發(fā)器由“0”變?yōu)椤?”表示異步信號(hào)有效，輔助時(shí)序邏輯電路據(jù)FF0的Q產(chǎn)生用于同步時(shí)序邏輯電路的同步使能信號(hào)E(高有效)，在此后出現(xiàn)一次有效的同步時(shí)鐘邊沿后，觸發(fā)器FF0和信號(hào)E在下次有效同步時(shí)鐘邊沿到來之前自動(dòng)被清除(由“1”變?yōu)椤?”)[3]。

圖1　異步信號(hào)作為單次同步使能信號(hào)的電路結(jié)構(gòu)

但強(qiáng)調(diào)的是，F(xiàn)F0的輸出不能直接作為E，這是因?yàn)楫惒叫盘?hào)的起始沿經(jīng)采樣觸發(fā)器產(chǎn)生的請(qǐng)求信號(hào)還是異步信號(hào)，F(xiàn)F0在這里的作用有兩個(gè)：一是為了防止異步信號(hào)過短，用FF0記憶有異步信號(hào)；二是為了防止異步信號(hào)過長(zhǎng)，解決異步請(qǐng)求信號(hào)高電平時(shí)間超過同步時(shí)鐘周期而形成一次異步請(qǐng)求多次響應(yīng)的問題。若采樣觸發(fā)器的輸出直接作為E，則有可能出現(xiàn)同步時(shí)鐘的上升沿與異步請(qǐng)求信號(hào)的上升沿極其臨近的情況，不滿足建立時(shí)間和保持時(shí)間的條件，也就無法確定采樣觸發(fā)器的輸出是否為高電平，這種情況稱為準(zhǔn)穩(wěn)態(tài)，必須進(jìn)行同步化和二次確認(rèn)。因此，異步信號(hào)作為單次同步使能信號(hào)的邏輯轉(zhuǎn)換共涉及3個(gè)問題：異步信號(hào)的采樣、“準(zhǔn)穩(wěn)態(tài)”問題和E的自動(dòng)撤銷問題。為解決這3個(gè)問題，同步時(shí)鐘CP(假定為上升沿有效)與E的時(shí)序關(guān)系共有3種，如圖2所示?？梢钥闯觯珽的起始沿(上升沿)與異步信號(hào)的起始沿不是對(duì)齊的，也就是沒有發(fā)生準(zhǔn)穩(wěn)態(tài)。若出現(xiàn)準(zhǔn)穩(wěn)態(tài)，則E將可能被推遲1個(gè)同步時(shí)鐘周期。

圖2(a)中，同步后的信號(hào)E高脈沖的寬帶等于同步時(shí)鐘的周期，應(yīng)用信號(hào)E的有效同步時(shí)鐘邊沿發(fā)生在E信號(hào)高脈沖的中間時(shí)刻；圖2(b)中，同步后的信號(hào)E高脈沖的寬帶也等于同步時(shí)鐘的周期，應(yīng)用信號(hào)E的有效同步時(shí)鐘邊沿發(fā)生在E信號(hào)高脈沖的結(jié)束時(shí)刻；圖2(c)中，同步后的信號(hào)E高脈沖的寬帶大于同步時(shí)鐘的周期，但其間僅有一個(gè)有效的同步時(shí)鐘邊沿。

圖2　異步信號(hào)作為單次同步使能信號(hào)的時(shí)序

2　異步信號(hào)的同步化電路

本文給出5個(gè)電路來實(shí)現(xiàn)異步信號(hào)作為單次同步使能信號(hào)的邏輯轉(zhuǎn)換，每個(gè)電路都包含異步信號(hào)采樣、處理“準(zhǔn)穩(wěn)態(tài)”問題和E的自動(dòng)撤銷電路3個(gè)部分。3種時(shí)序關(guān)系在功能上是等價(jià)的，顯然5種電路在功能上也是等價(jià)的。

2.1基于時(shí)序1的異步信號(hào)作為單次同步使能信號(hào)的邏輯轉(zhuǎn)換電路

本文給出兩個(gè)基于時(shí)序1的異步信號(hào)作為單次同步使能信號(hào)的邏輯轉(zhuǎn)換電路。

2.1.1電路1

2.1.2電路2

某時(shí)刻異步信號(hào)出現(xiàn)，同樣，其上升沿促使FF0對(duì)異步信號(hào)取樣一次，并輸出高電平。此后，在CP的下降沿，且FF1處于非準(zhǔn)穩(wěn)態(tài)時(shí)，同步使能信號(hào)E有效(變?yōu)楦唠娖?，E在接續(xù)的CP上降沿被同步利用，F(xiàn)F0也被即刻異步清零，此后在接續(xù)的CP下降沿FF1自動(dòng)被同步清零，回到異步信號(hào)有效之前的狀態(tài)。

圖3　異步信號(hào)作為單次同步使能信號(hào)的電路(圖2(a)時(shí)序)

圖4　異步信號(hào)作為單次同步使能信號(hào)的電路(圖2(a)時(shí)序)

2.2基于時(shí)序2的異步信號(hào)作為單次同步使能信號(hào)的邏輯轉(zhuǎn)換電路

圖5　異步信號(hào)作為單次同步使能信號(hào)的電路(圖2(b)時(shí)序)

2.3基于時(shí)序3的異步信號(hào)作為單次同步使能信號(hào)的邏輯轉(zhuǎn)換電路

本文給出兩個(gè)基于時(shí)序3的異步信號(hào)作為單次同步使能信號(hào)的邏輯轉(zhuǎn)換電路。

2.3.1電路1

2.3.2電路2

如圖6(b)所示電路，工作過程同圖6(a)所示電路，只是組合邏輯略有差異，這里不再贅述。

圖6　異步信號(hào)作為單次同步使能信號(hào)的電路(圖2(c)時(shí)序)

3　結(jié)束語

本文從異步信號(hào)的同步化需求入手剖析了相關(guān)問題，并給出了解決該問題的電路結(jié)構(gòu)組成、3種同步化時(shí)序和5種具體的實(shí)現(xiàn)電路，實(shí)現(xiàn)了異步電路與同步電路的分離設(shè)計(jì)及協(xié)同工作。以上方法在多個(gè)具體項(xiàng)目中應(yīng)用，系統(tǒng)可靠運(yùn)行，成效明顯。

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[責(zé)任編輯：劉文霞]

Research on synchronous logic sequence and circuit structureof asynchronous signals

LIU Haicheng,ZOU Haiying,TONG Ningning

(College of Electrical and Information Engineering,Heilongjiang Institute of Technology,Harbin 150050,China)

The realization of asynchronous signals accessed by synchronized sequential logic circuits,needs asynchronous signal conversion for synchronization timing through the synchronization circuit of asynchronous signal,including three parts: asynchronous signal sampling,“quasi steady” and asynchronous signal automatic revocation.This paper gives a circuit structure,three kinds of synchronization time series and five kinds of realization circuit to provide asynchronous signal solution for complex system design based on FPGA.The tests show this system servers stable and simplified in its structure.

asynchronous signals;synchronization;sequential; circuit

10.19352/j.cnki.issn1671-4679.2016.05.011

2016-05-24

黑龍江省教育廳科學(xué)技術(shù)研究項(xiàng)目(12541673)

劉海成(1979-)，男，副教授,研究方向：信號(hào)處理與嵌入式系統(tǒng)應(yīng)用.

TM131.5

A

1671-4679(2016)05-0038-05