邢長昕+錢博

【摘 要】為滿足無線通信過程中產(chǎn)生高頻、高精度通信信號源需求，深入研究了基于多路并行插值的高頻信號產(chǎn)生機(jī)理，在ISE軟件環(huán)境下采用verilog硬件描述語言對高頻信號發(fā)生器進(jìn)行了設(shè)計(jì)， 基于XILINX V6XC6VLX240T-2ff1156 FPGA進(jìn)行了實(shí)現(xiàn)。測試結(jié)果表明，該信號發(fā)生器能輸出穩(wěn)定的高頻、高精度通信信號。

【關(guān)鍵詞】多路并行插值；高頻信號；verilog

0 引言

隨著通信技術(shù)的高速發(fā)展，數(shù)字信號處理理論和方法已成為眾多研究領(lǐng)域的重要研究基礎(chǔ)，被廣泛應(yīng)用于航空航天，通信等領(lǐng)域。隨著通信業(yè)務(wù)的增多，有限的頻帶資源難以滿足日益增長的通信業(yè)務(wù)量需求。為提高高頻段的應(yīng)用，通信信號的帶寬和頻域不斷增大，需產(chǎn)生更高頻率的信號。因此，進(jìn)行高頻信號產(chǎn)生方法的研究具有實(shí)際應(yīng)用價(jià)值[1]。

使用FPGA器件進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)，不僅可以簡化設(shè)計(jì)流程，而且可以降低整個(gè)系統(tǒng)的體積和成本，增加系統(tǒng)的可靠性[2]。鑒于此，本文基于多路并行插值技術(shù)，采用FPGA硬件平臺(tái)進(jìn)行了高頻信號產(chǎn)生方法研究，并進(jìn)行了仿真驗(yàn)證。

1 插值基本原理

2路插值原理如圖1所示， a圖表示在八分之π相位時(shí)相位抽取得到的相位信息， b圖表示另一種相位抽取得到的相位信息， c圖表示兩種相位插值后得到的信號相位信息。

多路并行插值產(chǎn)生高頻信號的思路為：首先產(chǎn)生N路低采樣率高頻信號分量，通過對各信號分量相位進(jìn)行控制，確保每路信號分量以低采樣率采出高頻信號的M個(gè)相位，且信號分量間的采樣相位彼此交錯(cuò)；通過將N路低速信號分量共N*M個(gè)相位按順序依次進(jìn)行插值，并輸出至單個(gè)DA，使得DA輸入端呈現(xiàn)采樣率為N倍的高頻信號，從而實(shí)現(xiàn)高頻信號的插值。

2 多路并行插值高頻信號發(fā)生器設(shè)計(jì)

2.1 整體結(jié)構(gòu)

多路并行插值高頻信號產(chǎn)生的整體結(jié)構(gòu)如圖2所示，共包含5個(gè)關(guān)鍵模塊：DCM模塊，BPSK調(diào)制模塊，DDS模塊，插值處理模塊和DA轉(zhuǎn)換模塊。其中，DCM模塊為其他各模塊提供不同的時(shí)鐘驅(qū)動(dòng)；BPSK模塊實(shí)現(xiàn)對高頻信號的調(diào)制；DDS模塊產(chǎn)生了8路DDS IP 核和實(shí)現(xiàn)了相位控制；插值運(yùn)算模塊完成了多路并行插值；DA轉(zhuǎn)換模塊將數(shù)字高頻信號轉(zhuǎn)變?yōu)槟M高頻信號輸出。

2.2 關(guān)鍵子模塊設(shè)計(jì)

2.2.1 插值運(yùn)算模塊

高頻信號產(chǎn)生的關(guān)鍵在于插值運(yùn)算模塊的實(shí)現(xiàn)。DDS模塊產(chǎn)生8路低采樣率高頻信號分量，頻率控制字通過對各信號分量進(jìn)行相位控制，每路信號分量以低采樣率采出高頻信號分量的8個(gè)相位。各信號分量的采樣相位彼此交錯(cuò)，而OBUFDS是將標(biāo)準(zhǔn)單端口信號轉(zhuǎn)換成差分信號。通過OBUFDS產(chǎn)生差分信號對進(jìn)行插值。八路低速高頻信號分量插成四路低速高頻信號分量，差分信號對經(jīng)過ODDR輸出到DA轉(zhuǎn)換模塊，在DA轉(zhuǎn)換模塊中數(shù)字高頻信號轉(zhuǎn)換成為采樣率為2GHZ的模擬高頻信號。

2.2.2 bpsk調(diào)制模塊

Bpsk調(diào)制模塊的主要功能是對信息碼與偽隨機(jī)序列模二和后數(shù)據(jù)流的bpsk調(diào)制。輸入時(shí)鐘250MHz，偽碼產(chǎn)生模塊主要完成偽隨機(jī)序列的產(chǎn)生，模塊根據(jù)既定的偽碼多項(xiàng)式和偽碼初相在偽碼時(shí)鐘的作用下產(chǎn)生連續(xù)的偽隨機(jī)數(shù)據(jù)流。設(shè)計(jì)采用模塊式碼序列發(fā)生器，它的模二在各級觸發(fā)器之間，模二加的動(dòng)作是同時(shí)并行的，延時(shí)小，工作速度高。

2.2.3 DDS生成模塊

DDS生成模塊包括產(chǎn)生8路DDSIP核和相位控制字，系統(tǒng)輸入時(shí)鐘頻率CLK為250MHz，載波頻率為150MHz，輸入為30位的頻率控制字。八路并行的DDS都以系統(tǒng)時(shí)鐘頻率工作，在系統(tǒng)時(shí)鐘和頻率控制字的作用下進(jìn)行插值，產(chǎn)生高頻信號。相位控制字模塊為計(jì)算DDSIP核的相位控制字P1。

3 仿真驗(yàn)證

本設(shè)計(jì)采用XLINX XC6VLX240t -2ff1156 FPGA進(jìn)行實(shí)現(xiàn)，調(diào)制方式采用bpsk調(diào)制，輸入時(shí)鐘250MHz，實(shí)現(xiàn)插值產(chǎn)生的150MHz信號的示波器顯示結(jié)果如圖3所示。

從圖3可見，正確產(chǎn)生了中心頻率為150MHz、帶寬20MHz的直擴(kuò)信號。

4 結(jié)語

本文在深入研究高頻信號多路插值產(chǎn)生原理基礎(chǔ)上，利用可編程邏輯器FPGA實(shí)現(xiàn)了基于多路并行插值的高頻信號產(chǎn)生功能。可通過調(diào)節(jié)相關(guān)參數(shù)獲得所需頻率的信號。仿真結(jié)果表明，成功實(shí)現(xiàn)了穩(wěn)定的高頻、高精度通信信號。

【參考文獻(xiàn)】

[1]楊海鋼，孫嘉斌，王慰.FPGA器件設(shè)計(jì)技術(shù)發(fā)展綜述[J].電子和信息學(xué)報(bào)，2010，32（3）.

[2]趙麗娜，郭寶增，劉少鵬，等.基于FPGA的DDS基本信號發(fā)生器的設(shè)計(jì)[J].電子設(shè)計(jì)工程，2012，20.

[3]楊建華，于小寧，朗寶華.DDS技術(shù)和FPGA在多功能信號源中的應(yīng)用[J].西安工業(yè)大學(xué)學(xué)報(bào).2012，32.

[4]于洪輝.基于FPGA的函數(shù)波形發(fā)生器設(shè)計(jì)[J].機(jī)電技術(shù)，2012，35（2）.

[責(zé)任編輯：王偉平]