關(guān)俊強(qiáng)，左麗麗，吳維林，祝周榮

(上海航天技術(shù)研究院 上海航天電子技術(shù)研究所，上?！?01109)

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基于FPGA和ADS8638的數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

關(guān)俊強(qiáng)，左麗麗，吳維林，祝周榮

(上海航天技術(shù)研究院 上海航天電子技術(shù)研究所，上海201109)

為了解決常用數(shù)據(jù)采集產(chǎn)品體積較大的問(wèn)題，選用一種體積小，轉(zhuǎn)換速度快的多通道AD轉(zhuǎn)換芯片ADS8638，設(shè)計(jì)了FPGA與芯片的接口電路，并采用verilog語(yǔ)言編寫了控制程序，以控制ADS8638芯片對(duì)各通道輸入的模擬量進(jìn)行AD轉(zhuǎn)換；通過(guò)軟件仿真驗(yàn)證、靜態(tài)時(shí)序分析，仿真和分析結(jié)果表明，該軟件功能、性能、時(shí)序正確；最后，將軟件經(jīng)過(guò)綜合、布局布線后下載到ACTEL FPGA芯片中進(jìn)行硬件系統(tǒng)測(cè)試，測(cè)試結(jié)果表明，該技術(shù)方案設(shè)計(jì)合理，功能可靠，降低了常用數(shù)據(jù)采集系統(tǒng)的體積和功耗，具有良好的實(shí)用價(jià)值。

FPGA；ADC；ADS8638；SPI接口

0　引言

在航天電子產(chǎn)品的數(shù)據(jù)采集系統(tǒng)中，常用的AD轉(zhuǎn)換芯片有AD574芯片[1]、AD7892芯片[2]等，芯片體積較大，采樣速率較低。而TI公司生產(chǎn)的8通道12位AD轉(zhuǎn)換器ADS8638[3]，是一種逐次逼近型的AD轉(zhuǎn)換器，轉(zhuǎn)換速率可達(dá)1 Msps，由于采用SPI串行接口進(jìn)行通信控制，因此芯片引腳少，體積小，重量輕，外圍芯片少，集成度高，靈活性強(qiáng)，而且溫度范圍寬，可用于航天數(shù)據(jù)采集產(chǎn)品小型化設(shè)計(jì)。

1　系統(tǒng)總體設(shè)計(jì)

數(shù)據(jù)采集系統(tǒng)硬件上主要由一塊FPGA芯片和一片ADS8638芯片組成，外部滿足該AD轉(zhuǎn)換器輸入電壓范圍的多路模擬量信號(hào)可直接連接AD芯片模擬量輸入管腳。系統(tǒng)組成如圖1所示。

圖1　數(shù)據(jù)采集系統(tǒng)組成框圖

本文設(shè)計(jì)了FPGA和ADS8638的硬件接口電路，并采用Verilog語(yǔ)言編寫了控制程序，通過(guò)ACTEL FPGA芯片控制ADS8638實(shí)現(xiàn)對(duì)多路模擬量的AD轉(zhuǎn)換，并將芯片輸出串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，可輸出給其它模塊作進(jìn)一步的數(shù)據(jù)傳輸處理。該技術(shù)方案已在某小型化數(shù)據(jù)采集產(chǎn)品中得到應(yīng)用。

2　硬件設(shè)計(jì)

FPGA和ADS8638接口電路如圖2所示。FPGA和ADS8638連接信號(hào)包括芯片選擇信號(hào)AD_CS、串行時(shí)鐘輸入信號(hào)AD_SCLK，串行數(shù)據(jù)輸入信號(hào)AD_DIN，串行數(shù)據(jù)輸出信號(hào)AD_DOUT， AD_SCLK時(shí)鐘采用FPGA系統(tǒng)時(shí)鐘CLK，頻率為16 MHz。

SIG1～SIG8為8路模擬量輸入信號(hào)，AD芯片模擬電源電壓為±12 V，數(shù)字電源電壓為3.3 V，芯片采用內(nèi)部2.5 V參考電壓。

圖2　ADS8638接口電路圖

2.1ADS8638性能特點(diǎn)

1)可通過(guò)軟件設(shè)置的輸入電壓范圍：±10 V，±5 V，±2.5 V，0～10 V，0～5 V，采用外部參考電壓時(shí)，輸入電壓可達(dá)±12 V；

2)高集成度，8個(gè)輸入通道多路選擇，每個(gè)通道可輸入不同電壓范圍的模擬信號(hào)；具有內(nèi)部參考電壓，帶有溫度傳感器，每個(gè)通道都有報(bào)警極限，需要外圍芯片數(shù)量少；

3)采樣率可達(dá)1 Msps；

4)高性能：無(wú)誤碼輸出12bit轉(zhuǎn)換數(shù)據(jù)；

5)INL：±0.9 LSB；

6)SNR：71.8 DB；

7)低功耗，轉(zhuǎn)換速率為1 Msps時(shí)，為14.45 mW；轉(zhuǎn)換速率為0.1 Msps時(shí)，為5.85 mW；

8)具有SPI串行接口；

9)供電電源電壓為5～1.8 V；

10)溫度范圍：-40～125 ℃；

11)小體積：4 mm×4 mm QFN-24 Package。

ADS8638芯片、AD574芯片和AD7892芯片性能比較如表1所示，可見(jiàn)，跟后兩種芯片比較，該芯片在轉(zhuǎn)換速度、體積和功耗等方面均具有顯著優(yōu)勢(shì)。

表1　3種AD轉(zhuǎn)換器性能比較表

2.2ADS8638工作原理

ADS8638是一個(gè)具有SPI接口的AD轉(zhuǎn)換器，CS、SCLK、DIN和DOUT組成四線制的SPI接口，CS為芯片選擇信號(hào)，SCLK為串行移位時(shí)鐘，DIN是一個(gè)串行輸入數(shù)據(jù)線，用于寫入數(shù)據(jù)，編程配置內(nèi)部各種寄存器，DOUT是一個(gè)串行數(shù)據(jù)輸出線，用于輸出AD轉(zhuǎn)換結(jié)果或者讀出寄存器數(shù)據(jù)，均由16bit數(shù)據(jù)組成。通過(guò)SPI接口對(duì)內(nèi)部寄存器進(jìn)行寫入或讀出數(shù)據(jù)，從而配置芯片工作模式，讀取轉(zhuǎn)換結(jié)果，實(shí)現(xiàn)AD轉(zhuǎn)換功能。無(wú)論讀操作還是寫操作，均需要在CS下降沿后，包括至少16個(gè)SCLK周期。

該芯片功能組成如圖3所示。

圖3　ADS8638功能組成框圖

芯片的寄存器被映射為兩頁(yè)：頁(yè)0和頁(yè)1,在上電或者復(fù)位后選擇頁(yè)面0的寄存器，本文操作的寄存器都是頁(yè)0的寄存器。寄存器地址和定義見(jiàn)芯片手冊(cè)[3]。

2.2.1SPI寫操作功能

對(duì)芯片進(jìn)行寫操作時(shí)，通過(guò)DIN數(shù)據(jù)線寫入命令，DIN前7 bit表示寄存器地址，第8 bit為0表示寫指令，對(duì)寫操作來(lái)說(shuō)，后面的8 bit表示要寫入的數(shù)據(jù)。芯片在寫操作完成后的第一個(gè)CS下降沿執(zhí)行該寫入命令。

SPI寫操作時(shí)序和數(shù)據(jù)格式如圖4所示。

圖4　SPI寫操作時(shí)序和數(shù)據(jù)格式圖

2.2.2SPI讀操作功能

對(duì)芯片進(jìn)行讀操作時(shí)，通過(guò)DIN數(shù)據(jù)線寫入命令，DIN前7 bit表示寄存器地址，第8 bit為1表示讀指令，后面的8 bit為無(wú)效數(shù)據(jù)，DOUT在第7～0 bit輸出該地址對(duì)應(yīng)的8位數(shù)據(jù)。

SPI讀操作時(shí)序和數(shù)據(jù)格式如圖5所示。

圖5　SPI讀操作時(shí)序和數(shù)據(jù)格式圖

2.2.3AD轉(zhuǎn)換功能

除了SPI接口功能以外，CS和SCLK還同時(shí)具有AD轉(zhuǎn)換控制功能。每一個(gè)數(shù)據(jù)幀由CS的下降沿開(kāi)始，芯片在CS下降沿采樣軟件選擇通道輸入的模擬信號(hào)，然后啟動(dòng)轉(zhuǎn)換，CS的低電平使DOUT輸出轉(zhuǎn)換結(jié)果，SCLK時(shí)鐘用于在轉(zhuǎn)換過(guò)程中通過(guò)DOUT輸出轉(zhuǎn)換數(shù)據(jù)；在CS下降沿時(shí)，DOUT依次輸出4 bit的通道地址以及其后的12 bit轉(zhuǎn)換結(jié)果(高位在前)，16 bit串行數(shù)據(jù)跳變沿對(duì)齊SCLK下降沿。AD轉(zhuǎn)換時(shí)序如圖6所示，輸出數(shù)據(jù)格式如圖7所示。

圖6　AD轉(zhuǎn)換時(shí)序圖

圖7　AD轉(zhuǎn)換數(shù)據(jù)輸出格式圖

2.3FPGA芯片介紹

FPGA芯片選用ACTEL公司的FLASH型A3P250-VQ100芯片，該芯片屬于ProASIC3 FLASH工藝系列FPGA，具有成本低、體積小(14 mm×14 mm)、功耗低、安全性好、可反復(fù)編程、無(wú)需額外片外配置PROM、獨(dú)立工作、無(wú)上電浪涌電流、加載直接啟動(dòng)和抗單粒子翻轉(zhuǎn)性能好的優(yōu)點(diǎn)。芯片資源為，具有25萬(wàn)門、6144個(gè)D觸發(fā)器、36 Kbits RAM、157個(gè)用戶IO口、350 MHz的系統(tǒng)性能；支持高級(jí)IO接口，靜態(tài)工作電流小于30 mA[4]。

3　ADS8638控制程序設(shè)計(jì)與實(shí)現(xiàn)

FPGA控制軟件在Libero IDE v9.1開(kāi)發(fā)環(huán)境下采用verilog語(yǔ)言編寫，采用Synplify Pro2010工具綜合生成網(wǎng)表文件，最后采用Designer工具布局布線后生成pdb下載文件，燒入芯片，經(jīng)過(guò)系統(tǒng)硬件測(cè)試，能夠?qū)崿F(xiàn)對(duì)多路模擬量的AD轉(zhuǎn)換，并將轉(zhuǎn)換后的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)傳輸給其它模塊。

軟件包括1個(gè)頂層模塊ad_manual.v和2個(gè)子模塊，SPI讀操作模塊spi_rd.v和SPI寫操作模塊spi_wr.v，在頂層模塊中通過(guò)調(diào)用2個(gè)子模塊，完成對(duì)寄存器的讀寫功能。

頂層模塊主要采用1個(gè)“三段式”狀態(tài)機(jī)實(shí)現(xiàn)，狀態(tài)機(jī)工作流程如圖8所示，具體步驟如下：

1)上電復(fù)位結(jié)束后，狀態(tài)機(jī)進(jìn)入空閑態(tài)；

2)狀態(tài)機(jī)轉(zhuǎn)入寫復(fù)位寄存器狀態(tài)，復(fù)位寄存器地址為7’h01，寫入數(shù)據(jù)8’h01可使芯片軟復(fù)位，使所有寄存器進(jìn)入復(fù)位狀態(tài)。該操作通過(guò)調(diào)用SPI寫模塊實(shí)現(xiàn)，設(shè)置spi_wr.v輸入信號(hào)wr_en=1，wr_addr=7’h01, wr_datain=8’h01；寫操作完成后，進(jìn)入讀復(fù)位寄存器狀態(tài)；

圖8　FPGA控制軟件狀態(tài)機(jī)流程圖

3)狀態(tài)機(jī)轉(zhuǎn)入讀復(fù)位寄存器狀態(tài)，通過(guò)讀取復(fù)位寄存器數(shù)據(jù)，判斷2)步驟寫入是否成功；若讀取數(shù)據(jù)跟寫入數(shù)據(jù)一致，則跳轉(zhuǎn)到寫輔助控制寄存器狀態(tài)；否則，跳轉(zhuǎn)回到2)步驟；讀復(fù)位寄存器調(diào)用SPI讀操作模塊實(shí)現(xiàn)，設(shè)置spi_rd.v輸入信號(hào)rd_en=1，rd_addr=7’h01，判斷讀出數(shù)據(jù)是否是8’h01；

4)狀態(tài)機(jī)轉(zhuǎn)入寫輔助控制寄存器狀態(tài)，輔助寄存器地址為7’h06，寫入數(shù)據(jù)8’h04，設(shè)置芯片采用內(nèi)部參考電壓，AL_PD設(shè)置為報(bào)警輸出管腳，內(nèi)部溫度傳感器模塊從下一幀起不再處于工作狀態(tài)。該操作通過(guò)調(diào)用SPI寫模塊實(shí)現(xiàn)，設(shè)置spi_wr.v輸入信號(hào)wr_en=1，wr_addr=7’h06, wr_datain=8’h04；寫操作完成后，進(jìn)入讀輔助控制寄存器狀態(tài)；

5)狀態(tài)機(jī)轉(zhuǎn)入讀輔助控制寄存器狀態(tài)，通過(guò)讀取輔助控制寄存器數(shù)據(jù)，判斷步驟4)寫入是否成功；若讀取數(shù)據(jù)跟寫入數(shù)據(jù)一致，則跳轉(zhuǎn)到寫手動(dòng)模式寄存器狀態(tài)；否則，跳轉(zhuǎn)回到步驟4)；讀復(fù)位寄存器調(diào)用SPI讀操作模塊實(shí)現(xiàn)，設(shè)置spi_rd.v輸入信號(hào)rd_en=1，rd_addr=7’h06，判斷讀出數(shù)據(jù)是否為8’h04；

6)狀態(tài)機(jī)轉(zhuǎn)入寫手動(dòng)模式寄存器狀態(tài)，芯片上電后，工作于手動(dòng)掃描模式。手動(dòng)模式寄存器地址為7’h04，該寄存器使芯片工作在手動(dòng)掃描模式，根據(jù)實(shí)際需要轉(zhuǎn)換的通道和各通道對(duì)應(yīng)的輸入電壓范圍，設(shè)置寄存器寫入數(shù)據(jù)。該操作通過(guò)調(diào)用SPI寫模塊實(shí)現(xiàn)，設(shè)置spi_wr.v輸入信號(hào)wr_en=1，wr_addr=7’h04,wr_datain=8’h{1'b0,ad_ch_sel[2:0],ad_range_sel[2:0],1'b0}；ad_ch_sel 為通道選擇設(shè)置信號(hào)，ad_range_sel 為輸入電壓范圍設(shè)置信號(hào)，spi_wr.v同時(shí)接收ADS8638通過(guò)ad_out輸出的轉(zhuǎn)換數(shù)據(jù)，將數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)addata輸出。

3.1SPI寫操作模塊

該模塊接收頂層模塊輸入的寫使能信號(hào)wr_en，寫地址addr[6:0]，寫數(shù)據(jù)datain[7:0]，檢測(cè)到寫使能信號(hào)的上升沿后，開(kāi)始將寫地址和寫數(shù)據(jù)進(jìn)行并串轉(zhuǎn)換，以SPI接口形式向ADS8638芯片輸出cs_b、sclk、sdin，sclk時(shí)鐘頻率為16 MHz；sdin[15:9]為寫地址，sdin[8]為讀寫標(biāo)志，0表示寫操作，sdin[7:0]為寫數(shù)據(jù)；cs_b低電平有效，寬度為16個(gè)sclk時(shí)鐘周期；cs_b、sdin跳變沿均與sclk時(shí)鐘下降沿對(duì)齊。

SPI寫操作模塊寫復(fù)位寄存器時(shí)序圖、寫輔助寄存器時(shí)序圖、寫手動(dòng)模式寄存器仿真波形圖分別如圖9～11所示。

圖9　SPI寫復(fù)位寄存器前仿真波形圖

圖10　SPI寫輔助控制寄存器前仿真波形圖

圖11　SPI寫手動(dòng)模式寄存器前仿真波形圖

根據(jù)ADS8638芯片手冊(cè)要求，當(dāng)執(zhí)行寫手動(dòng)模式寄存器時(shí)，ADS8638在下2幀時(shí)，輸出轉(zhuǎn)換后的數(shù)據(jù)，采用sclk時(shí)鐘上升沿鎖存ad_out 輸出的數(shù)據(jù)，然后將數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換，轉(zhuǎn)換為16位并行數(shù)據(jù)，然后將轉(zhuǎn)換數(shù)據(jù)addata[7:0](對(duì)應(yīng)ad_out的bit11～bit4)輸出。讀取轉(zhuǎn)換數(shù)據(jù)仿真波形如圖12所示。

圖12　讀取轉(zhuǎn)換數(shù)據(jù)前仿真波形圖

3.2SPI讀操作模塊

該模塊接收頂層模塊輸入的讀使能信號(hào)rd_en，讀地址addr[6:0]，檢測(cè)到讀使能信號(hào)的上升沿后，開(kāi)始將讀地址進(jìn)行并串轉(zhuǎn)換，以SPI串行接口形式向ADS8638芯片輸出cs_b、sclk、sdin，其中，sclk時(shí)鐘頻率為16 MHz；rd_sdin第15 bit～第9 bit為讀地址，第8 bit為讀寫標(biāo)志，1表示讀操作，第7 bit～第0 bit為無(wú)效數(shù)據(jù)，設(shè)置為0；cs_b低電平有效，寬度為16個(gè)sclk時(shí)鐘周期；cs_b、sdin跳變沿均與sclk時(shí)鐘下降沿對(duì)齊。該模塊同時(shí)接收ad_out輸出的讀出數(shù)據(jù)，采用sclk時(shí)鐘上升沿鎖存輸入數(shù)據(jù)，然后進(jìn)行串并轉(zhuǎn)換，將輸入數(shù)據(jù)的第7 bit～第0 bit轉(zhuǎn)換為并行數(shù)據(jù)rd_sdata[7:0]輸出。

SPI讀復(fù)位寄存器、讀輔助控制寄存器仿真波形如圖13、圖14所示。

圖13　SPI讀復(fù)位寄存器前仿真波形圖

圖14　SPI讀輔助控制寄存器前仿真波形圖

4　軟件驗(yàn)證結(jié)果

4.1仿真驗(yàn)證

編寫ADS8638仿真激勵(lì)模型，搭建Testbench測(cè)試床，在VCS仿真環(huán)境下對(duì)控制軟件DUT進(jìn)行仿真驗(yàn)證。軟件各流程前仿真波形圖分別如圖9～14所示。

根據(jù)ADS8638芯片手冊(cè)要求，采樣轉(zhuǎn)換時(shí)序應(yīng)滿足圖15所示要求，軟件時(shí)序參數(shù)前仿真測(cè)量結(jié)果如表2所示，可見(jiàn)所有參數(shù)均能滿足手冊(cè)要求。

4.2靜態(tài)時(shí)序分析

軟件布局布線后資源占用情況如圖16所示，占用資源約為5.7%，采用Designer自帶的Smart Time工具進(jìn)行靜態(tài)時(shí)序分析，分析結(jié)果見(jiàn)圖17所示，最大工況下，系統(tǒng)時(shí)鐘最高工作頻率約為119 MHz，本設(shè)計(jì)實(shí)際工作頻率為16 MHz，滿足降額80%要求。

圖15　ADS8638芯片采樣轉(zhuǎn)換時(shí)序圖

序號(hào)時(shí)序參數(shù)參數(shù)含義手冊(cè)要求最小值最大值功能仿真測(cè)量值結(jié)論1tc轉(zhuǎn)換時(shí)間/為15個(gè)SCLK周期15個(gè)SCLK周期滿足要求2t(ACQ)采樣時(shí)間250ns/3062.5ns滿足要求3tsu(CS-SCLK)建立時(shí)間,CS低電平有效到第一個(gè)SCLK上升沿3.3V供電時(shí),為18.5ns/31.25ns滿足要求4tsu(DIN-SCLK)建立時(shí)間,DIN有效到SCLK上升沿3.3V供電時(shí),為6.0ns/31.25ns滿足要求5th(SCLK-DIN)保持時(shí)間,SCLK上升沿到DIN有效3.3V供電時(shí),為8.0ns/31.25ns滿足要求6tw(SCLK_H)SCLK高電平時(shí)間3.3V供電時(shí),為20ns/31.25ns滿足要求7tw(SCLK_L)SCLK低電平時(shí)間3.3V供電時(shí),為20ns/31.25ns滿足要求8fSCLKSCLK頻率/3.3V供電時(shí),為20MHz16MHz滿足要求9fSAMPLE采樣頻率/3.3V供電時(shí),為1MSPS0.25MSPS滿足要求

圖16　布局布線后資源使用情況圖

圖17　時(shí)序性能分析結(jié)果圖

5　結(jié)論

本文選用一種TI公司生產(chǎn)的8通道、12位分辨率、高精度AD轉(zhuǎn)換器ADS8638芯片，設(shè)計(jì)了ACTEL FPGA芯片和ADS8638的接口電路，并采用Verilog語(yǔ)言編寫了FPGA控制軟件，組成了一種小型化的數(shù)據(jù)采集系統(tǒng)，可控制ADS8638采用手動(dòng)模式工作，按照軟件設(shè)置的輸入通道和輸入電壓范圍，對(duì)8通道輸入模擬量進(jìn)行AD轉(zhuǎn)換，然后將轉(zhuǎn)換后的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)輸出，用于后續(xù)進(jìn)一步傳輸和處理。

FPGA控制軟件通過(guò)了功能仿真驗(yàn)證、時(shí)序驗(yàn)證以及硬件系統(tǒng)測(cè)試，驗(yàn)證和測(cè)試結(jié)果表明，該軟件時(shí)序正確，功能正常，具有較高的可靠性。

與航天數(shù)據(jù)采集系統(tǒng)中常用的AD574芯片、AD7892等芯片相比，該芯片具有體積小、重量輕、功耗低、轉(zhuǎn)換速率高、集成度高的顯著優(yōu)點(diǎn)，而且具有SPI串行接口，通信控制方便，需要外圍芯片數(shù)量少。因此，基于ACTEL FPGA芯片和ADS8636芯片構(gòu)成的數(shù)據(jù)采集系統(tǒng)有效的減小了系統(tǒng)的體積、重量和功耗，提高了系統(tǒng)的集成度、可靠性和靈活性，尤其適用于產(chǎn)品需要小型化、低功耗設(shè)計(jì)的場(chǎng)合。

[1] AD574 Data sheet [Z].Analog Devices, INC.

[2] AD7892 Data sheet [Z]. Analog Devices, INC.

[3] ADS8638 Data sheet [Z].Texas Instruments, INC.2011.

[4] Microsemi, Inc. ProASIC3 Flash Family FPGAs Data sheet [Z]. 2010:1-6.

Design and Implementation of a Data Acquisition System Based on FPGA and ADS8638

Guan Junqiang,Zuo Lili,Wu Weilin,Zhu Zhourong

(Shanghai Institute of Aerospace Electronic Technology, Shanghai Academy of Spaceflight Technology, Shanghai201109, China)

In order to reduce the size, weight and power consumption of general data acquisition system, the multi-channel ADC chip ADS8638 with high sampling rate and small size made in Texas Instrument is selected to design the data acquisition system based on FPGA, which controls the ADC to sample and convert analog signals into digital ones. The interface circuit between FPGA and the chip, as well as the control software which is programmed using verilog HDL is designed. Through software simulation, static timing analysis, the correctness and stability of the software design is verified. Finally, the hardware system test results indicate that the scheme is reasonable and reliable, can greatly reduce the system size and power consumption compared with the common data acquisition system, and is of good practical value.

FPGA; ADC; ADS8638; SPI interface

1671-4598(2016)04-0214-05DOI：10.16526/j.cnki.11-4762/tp.2016.04.062

TP274

A

2016-01-06；

2016-01-21。

關(guān)俊強(qiáng)(1985-)，男，山西忻州人，碩士，工程師，主要從事航天FPGA產(chǎn)品的設(shè)計(jì)和驗(yàn)證工作方向的研究。