卜　鋒，姜曉波，張　鑫

(中國船舶重工集團(tuán)公司第七二四研究所，南京 211153)

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基于FPGA的線性調(diào)頻信號的脈沖壓縮處理

卜鋒，姜曉波，張鑫

(中國船舶重工集團(tuán)公司第七二四研究所，南京 211153)

當(dāng)今雷達(dá)技術(shù)中，脈沖壓縮技術(shù)體制很好地解決了脈沖探測傳感器系統(tǒng)中作用距離和分辨能力之間的矛盾，因此該技術(shù)廣泛用于雷達(dá)、聲納等系統(tǒng)。通過對FPGA硬件系統(tǒng)基本構(gòu)架、軟件開發(fā)、調(diào)試的基本流程的深入了解與掌握，完成了一種數(shù)字脈沖壓縮處理器的設(shè)計(jì)和FPGA實(shí)現(xiàn)，包括系統(tǒng)架構(gòu)設(shè)計(jì)、方案論證及仿真、算法實(shí)現(xiàn)、結(jié)果的測試等，為脈沖壓縮技術(shù)的實(shí)際開發(fā)應(yīng)用提供了更廣闊的平臺。

雷達(dá)；脈沖壓縮;線性調(diào)頻信號;FPGA；ISE

0　引　言

隨著雷達(dá)系統(tǒng)在飛機(jī)、導(dǎo)彈、人造衛(wèi)星及宇宙飛船等測控領(lǐng)域的廣泛應(yīng)用，雷達(dá)的作用距離、分辨能力、測量精度等性能指標(biāo)隨著飛行技術(shù)的高速發(fā)展也提出了越來越高的要求[1]。雷達(dá)系統(tǒng)的測距精度和距離分辨力對信號形式的要求是一致的，主要取決于輻射信號的頻率結(jié)構(gòu)。為了提高測距精度和距離分辨力，要求信號具有大的帶寬,而測速精度和速度分辨力則取決于輻射信號的時域結(jié)構(gòu)。此外，為提高雷達(dá)系統(tǒng)的發(fā)現(xiàn)能力，要求信號具有大的能量，也需要輻射信號具有大的時寬。由此可見，為了提高雷達(dá)系統(tǒng)的發(fā)現(xiàn)能力、測量精度和分辨能力，要求雷達(dá)信號同時具有大的時寬、帶寬乘積。但是，在普通脈沖雷達(dá)中，雷達(dá)信號的時寬帶寬積為一個常量(約為1)，所以不能兼顧距離分辨率和速度分辨率兩項(xiàng)指標(biāo)。脈沖壓縮雷達(dá)很好地解決了作用距離和分辨能力之間的矛盾，從而使其得以廣泛用于雷達(dá)、聲納等探測系統(tǒng)。

1　脈沖壓縮的原理

線性調(diào)頻是最早和發(fā)展最充分的脈沖壓縮技術(shù)。它通過在雷達(dá)大時寬脈沖信號中對載波頻率進(jìn)行調(diào)制以增加雷達(dá)的發(fā)射帶寬，并在接收時進(jìn)行脈沖壓縮[2-7]實(shí)現(xiàn)匹配接收，從而完成時域信號能量和距離分辨力的統(tǒng)一。雷達(dá)系統(tǒng)工作的目的首先是要從含有噪聲、雜波或人為干擾的接收信號中發(fā)現(xiàn)目標(biāo)，這一過程實(shí)際上就是雷達(dá)信號最佳處理中的最佳檢測問題。

設(shè)一線性濾波器的輸入信號為x(t)：

(1)

其中s(t)是雷達(dá)發(fā)射的確知信號，其頻譜為

(2)

信號能量為

(3)

n(t)為均值為零的平穩(wěn)白噪聲，自相關(guān)函數(shù)為Rn(τ)=N0δ(τ)/2，則其功率譜密度為N0/2。設(shè)線性濾波器系統(tǒng)的沖擊響應(yīng)為h(t)，其頻率響應(yīng)為H(f)。由疊加原理可得濾波器的輸出響應(yīng)為

(4)

由信號與系統(tǒng)及隨機(jī)信號理論可知，濾波器對s(t)的響應(yīng)ys(t)為

(5)

假設(shè)濾波器的輸出信號成分在t0時刻形成了一個峰值，那么輸出信號成分的峰值功率為

(6)

對上式應(yīng)用Schwartz不等式可得

(7)

輸出噪聲的平均功率為

(8)

由式(3)和(7)整理可得

(9)

可見不等式(9)中等號成立時濾波器輸出信噪比最大(SNRmax=2E/No)。而該式當(dāng)滿足式(10)時等號成立：

H(f)=KS(f)exp(-j2πft0)

(10)

對實(shí)信號s(t)而言，滿足關(guān)系式S(w)=S(-w)，則經(jīng)傅里葉逆變換可得

(11)

式(10)就是要獲得濾波器輸出最大信噪比時濾波器的傳遞函數(shù)和與輸入信號頻譜之間應(yīng)滿足的關(guān)系，而式(11)是濾波器的沖激響應(yīng)與輸入信號時域波形之間應(yīng)滿足的關(guān)系。滿足這種關(guān)系的線性濾波器稱為匹配濾波器，即除了常數(shù)K和線性相位因子exp(-j2πft0)之外，匹配濾波器的頻率特性恰好是輸入信號頻譜的共軛，其沖激響應(yīng)由所要匹配的信號唯一的確定，并且是該信號的共軛鏡像[8]。

匹配濾波器的作用是對輸入信號s(t)完成一次相關(guān)運(yùn)算。由h(t)與s(t)的強(qiáng)烈相關(guān)特性可知，在t=t0時刻，信號各頻率分量同相疊加從而得到最大的輸出，且輸出只與信號能量有關(guān)。而輸入噪聲是隨機(jī)的，各頻率分量與H(f)間沒有確定的關(guān)系，其輸出功率只能是統(tǒng)計(jì)平均的結(jié)果。匹配濾波器的這種相關(guān)運(yùn)算特性決定了它對平穩(wěn)白噪聲中確知信號的檢測具有最優(yōu)檢測能力，是以輸出信噪比最大為準(zhǔn)則的最佳接收機(jī)[9]。匹配濾波器在許多場合都是一種最佳線性處理器，因此有著廣泛的應(yīng)用。

針對零中頻低通系統(tǒng)，線性調(diào)頻信號匹配濾波器的近似頻率特性為

(12)

如果有信號(線性調(diào)頻回波信號經(jīng)過適當(dāng)處理后)作用于濾波器輸入端：

(13)

其中，fd為多普勒頻移，匹配濾波器輸出信號為

Y(f)=H(f)|S(f)

(14)

對Y(f)求傅里葉逆變換得到時域表達(dá)式y(tǒng)(t)為

(15)

2　FPGA的仿真與實(shí)現(xiàn)

2.1硬件平臺系統(tǒng)的搭建

VerilogHDL是一種全方位的硬件描述語言,整個自頂向下或自底向上的電路設(shè)計(jì)過程都可以用VerilogHDL來完成。

ISE軟件是由XILINX公司制作的專門針對FPGA硬件平臺搭建的一款專業(yè)軟件。ISim提供了集成到ISE內(nèi)的、特性齊全的HDL仿真器。而ChipScope工具可在設(shè)計(jì)中直接插入邏輯分析器、系統(tǒng)分析器以及虛擬I/O小型軟件內(nèi)核,從而能夠查看任意的內(nèi)部信號或節(jié)點(diǎn),包括嵌入式軟硬處理器。系統(tǒng)以工作速度捕獲信號,并通過編程接口輸出,從而可大幅減少設(shè)計(jì)方案的引腳數(shù)。捕獲到的信號隨即通過分析工具進(jìn)行顯示和分析。

因此,本文也是基于FPGA的常規(guī)開發(fā)流程搭建的硬件架構(gòu)系統(tǒng),如圖1所示。

圖1　FPGA平臺的硬件架構(gòu)系統(tǒng)

由以上理論的推導(dǎo)得出,輸入信號為線性調(diào)頻脈沖信號,其表達(dá)式為

(16)

因而,根據(jù)硬件平臺設(shè)定了相關(guān)參數(shù)如下:

fc=20 MHz,f0=15 MHz,fs=20 MHz,

B=4 MHz,T=16 μs,Tprf=500 μs

2.2ADS4249的ADC采樣和中頻采樣實(shí)現(xiàn)及驗(yàn)證

ADS4249輸入具有增益調(diào)節(jié)選擇功能,從而可適應(yīng)大動態(tài)范圍的滿量程模擬信號輸入,同時還包含一個可以用于消除ADC直流零偏的偏移校正回路。ADS4249提供串行或并行控制接口,可對其工作參數(shù)進(jìn)行配置,同時ADS4249采用DDRLVDS高速并行接口進(jìn)行采集數(shù)據(jù)輸出。

據(jù)此進(jìn)行了ADC采集電路設(shè)計(jì),然后將時鐘采樣頻率的配置文件加載入LMK04804時鐘發(fā)生器,得到ADS4249采樣頻率為20MHz。通過從信號源輸出2MHz的正弦波信號,觀察到Chipscope界面的圖形,20MHz采樣2MHz,所以每個周期有10個點(diǎn),如波形圖2。

2.3LFM信號時域表示

圖2中,f0=15MHz(中頻頻率),B=4MHz,T=16μs,Tprf=500μs?？梢钥闯?這是一個帶通信號。根據(jù)帶通采樣定理,帶通信號的中心頻率f0與采樣速率fs滿足fs=4f0/(2n+1)時,用fs進(jìn)行等間隔采樣所得到的信號采樣值能準(zhǔn)確地確定原信號。取n=1,從而fs=20MHz。

圖2　ADS4249采樣頻率圖

圖3為多相濾波過程。按照相位均勻劃分把數(shù)字濾波器的系統(tǒng)函數(shù)H(z)分解成若干個具有不同相位的組,形成多個分支,在每個分支上實(shí)現(xiàn)濾波。本次實(shí)驗(yàn)采用的是兩路濾波,相差半個周期。

圖3　多相濾波過程

由圖4可知,在經(jīng)過時延濾波器之前,I、Q兩路數(shù)據(jù)已經(jīng)做到對齊。當(dāng)采樣頻率滿足fs=4f0/(2n+1)時,得到采樣序列:

(17)

其中xBI(n)和xBQ(n)分別為信號的同相分量和正交分量。

(18)

(19)

由于兩倍抽取,所以得到的I、Q序列的數(shù)字譜相差一個延遲因子,體現(xiàn)在時域上相當(dāng)于相差半個采樣周期,所以需要采用延時濾波器加以修正。延時濾波器的沖激函數(shù)由理論給出:I路選擇h3(n),Q路選擇h1(n)原理圖，如圖5所示。

圖4用modelsim仿真軟件進(jìn)行仿真兩倍抽取

圖5　加載延時濾波器的沖激函數(shù)原理圖

最后得到的I、Q兩路信號應(yīng)該嚴(yán)格正交。用信號發(fā)生器產(chǎn)生16MHz正弦信號,經(jīng)過采樣后相當(dāng)于進(jìn)行了下變頻,產(chǎn)生了一個2MHz的基帶信號。再經(jīng)過抽取,I、Q兩路應(yīng)該為相互正交的兩個1MHz正弦波,見圖6。同時利用chipscope進(jìn)行實(shí)時采集信號得到波形圖,如圖7所示。從圖7中可以看到I、Q兩路信號,但是在ChipScope中實(shí)際觀察的樣子與仿真結(jié)果略有偏差,是因?yàn)槌跏枷辔坏牟淮_定性,但這不影響兩路信號的正交性以及實(shí)驗(yàn)的結(jié)果。

圖6matlab仿真結(jié)果

2.4匹配濾波以及求模輸出驗(yàn)證

輸出的兩路信號求模,此時得到的就是脈沖壓縮信號的時域數(shù)據(jù)。通過調(diào)用IPcore來實(shí)現(xiàn)高效濾波器的設(shè)計(jì),如圖8所示。取中頻解調(diào)信號的高20位作為輸入,差分系數(shù)量化為20位,每個濾波器通道輸出40位。將I、Q兩個通道的高31位兩路相加,I、Q輸出32位信號。

圖8　匹配濾波器原理框圖

輸入信號為線性調(diào)頻信號,經(jīng)過匹配濾波后,輸出I、Q路為沖擊信號如圖9所示,由尖峰所在處可以得到回波信號的距離信息。I、Q兩路通道平方、相加后輸出65位信號,截取高32位取模輸出。輸入線性調(diào)頻信號,經(jīng)過求模輸出模塊后即可得到輸出信號圖,如圖10所示。

圖9　輸出I、Q兩路信號

圖10　求模輸出信號

線性調(diào)頻脈沖信號通過匹配濾波器后,輸出脈沖的包絡(luò)近似為sinx/x函數(shù)形狀,最大的第一旁瓣為主瓣電平的-13.2dB,其他旁瓣隨其離主瓣的間隔x按1/x的規(guī)律衰減,旁瓣零點(diǎn)間隔為1/B。所以，計(jì)算主旁瓣比為20*log(333/1605)= -13.66dB,近似于理論值-13.2dB。

結(jié)果表明,本文所設(shè)計(jì)的脈沖壓縮系統(tǒng)滿足了預(yù)先的設(shè)計(jì)要求,并具備進(jìn)步擴(kuò)展的能力。

3　結(jié)束語

數(shù)字脈沖壓縮技術(shù)相對于傳統(tǒng)的模擬脈壓具有很大的優(yōu)越性,其精度高、靈活性大、可靠性好,易于大規(guī)模生產(chǎn),已成為現(xiàn)代雷達(dá)脈壓系統(tǒng)的發(fā)展趨勢。但是,數(shù)字脈壓處理器的計(jì)算量大,傳統(tǒng)的多片DSP的硬件結(jié)構(gòu),電路較復(fù)雜、功耗大。為了克服這些缺點(diǎn),基于FPGA實(shí)現(xiàn)的數(shù)字脈壓處理器受到了國內(nèi)外學(xué)者的青睞。此次對IP核的使用降低了芯片設(shè)計(jì)的技術(shù)難度,節(jié)省了很多時間。但是,相對的FIR數(shù)字濾波的算法并未實(shí)現(xiàn)深入的探討與論證,這也是下一步研究的重點(diǎn)所在。本次設(shè)計(jì)與實(shí)現(xiàn)給雷達(dá)脈壓系統(tǒng)的研究提供了更堅(jiān)實(shí)的理論基礎(chǔ),仿真結(jié)果也與實(shí)際使用情況相符。另外,在論證過程中也體會到應(yīng)本著系統(tǒng)在工程中的適用性原則,不能盲目追求更高的速率或精度,而應(yīng)更多地考慮到資源與速度、資源與精度的折中問題,使之能夠更好地在實(shí)踐中發(fā)揮作用。

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PulsecompressionprocessingofLFMsignalsbasedonFPGA

BUFeng,JIANGXiao-bo,ZHANGXin

(No.724ResearchInstituteofCSIC,Nanjing211153)

Inmodernradartechnologies,thepulsecompressiontechnologysolvestheproblemsbetweenthedetectionrangeandtheresolutioncapabilityinthepulsedetectionsensorsystemssatisfactorily.Therefore,thetechnologyiswidelyappliedtoradarandsonarsystems.Basedonthein-depthknowledgeandagoodcommandofthebasicstructureoftheFPGAhardwaresystem,thesoftwaredevelopmentandthebasicprocedureofthedebugging,adigitalpulsecompressionprocessorisdesignedbasedontheFPGA,includingthesystemarchitecturedesign,projectdemonstrationandsimulation,algorithmimplementation,andtestoftheresults,providingawiderplatformfortheactualdevelopmentandapplicationofthepulsecompressiontechnology.

radar;pulsecompression;LFMsignal;FPGA;ISE

2015-12-20;

2016-01-10

卜鋒(1980-),男,工程師,研究方向:雷達(dá)發(fā)射技術(shù);姜曉波(1980-),男，工程師，研究方向：雷達(dá)總體技術(shù)；張鑫(1981-),男,工程師,研究方向:雷達(dá)總體技術(shù)。

TN78

A

1009-0401(2016)03-0036-05