喻 鵬，肖大為，姬 慶

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基于FPGA的水下多路數(shù)據(jù)采集存儲系統(tǒng)

喻 鵬，肖大為，姬 慶

（海軍工程大學(xué)，武漢430033）

設(shè)計了以FPGA器件SPARTAN-6系列為核心的多通道數(shù)據(jù)采集存儲系統(tǒng)，通過FPGA對擴展AD和存儲卡的工作時序控制，實現(xiàn)數(shù)據(jù)采集存儲功能。該系統(tǒng)具有可靠性強，采集速度快，體積小，存儲空間大和功耗較低的特點。

FPGA 數(shù)據(jù)采集 數(shù)據(jù)存儲

0 引言

隨著對海洋開發(fā)力度的加大，水下信號采集在軍事、民用上需求越來越大。相比于陸地上，水下數(shù)據(jù)采集存在著工作環(huán)境復(fù)雜，數(shù)據(jù)通訊困難的問題，所以一般均采用先采集存儲后取出來進行數(shù)據(jù)分析的方法。這對采集可靠性、采集工作時長、存儲容量要求較高。

本系統(tǒng)初步設(shè)計具有6個采集通道，實現(xiàn)對聲信號（聲信號和聲包絡(luò)信號）、磁信號（磁信號分x、y、z三路）、水壓信號的采集存儲。通過對聲、磁、水壓信號的提取不僅可以對水下目標的特征進行識別，同時也能夠?qū)δ繕朔轿贿M行判別，這對軍用及民用探測領(lǐng)域都有一定的使用價值。本系統(tǒng)工作效率高，能連續(xù)工作100 h，存儲容量大（32G）、成本低，應(yīng)用性強。

1 系統(tǒng)組成結(jié)構(gòu)

水下采集的信號首先經(jīng)過信號調(diào)理模塊進行處理，然后經(jīng)過AD采樣送入FPGA中，經(jīng)過數(shù)據(jù)處理后存儲到存儲器中。與A/D芯片的接口采用FPGA，A/D的串行數(shù)據(jù)需要經(jīng)過內(nèi)部的FIR濾波器進行濾波后串行輸出給FPGA，F(xiàn)PGA完成數(shù)據(jù)處理，存入FIFO（先進先出存儲器），當數(shù)據(jù)存儲量達到一定狀態(tài)時，進行位校驗運算，校驗完成后將數(shù)據(jù)寫入FLASH。

整體設(shè)計如下：

圖1 物理場采集模塊原理框圖

FPGA選用的XILINX公司出品的SPARTAN-6系列的XC6SLX9芯片，它擁有144個管腳，接近100個可用管腳，含4個時鐘倍頻器。

AD芯片選用AD7671。由于本系統(tǒng)的采樣速率要求高，采樣字長為16位，選擇美國AD公司生產(chǎn)的AD7671作為采集電路模塊的模數(shù)轉(zhuǎn)換器。該芯片單+5V供電，最大功耗僅為112mW，符合低功耗設(shè)計原則，適合于電池供電系中應(yīng)用；精度為16位；采樣速率為800KSPS（正常模式），可滿足系統(tǒng)要求。

存儲芯片選用三星公司生產(chǎn)的K9GB08U0A型，它屬于NAND型FLASH存儲器，容量32G，3.3V供電，體積小，數(shù)據(jù)讀取存儲速度快。FLASH型存儲介質(zhì)具有高密度、高速體系結(jié)構(gòu)、低價格，高可靠性、低功耗等特點，成為記錄器系統(tǒng)最常用的存儲介質(zhì)。而NAND型FLASH的數(shù)據(jù)線與地址線分時復(fù)用，這樣就大大減小了芯片的封裝體積，讀寫操作以頁為單位，擦除以塊為單位，因此編程和擦除的速度快，體積小，價格低[1]，基本滿足要求。

2 硬件電路設(shè)計

2.1信號調(diào)理模塊設(shè)計

信號調(diào)理模塊對傳感器輸出信號進行放大、濾波等信號預(yù)處理，滿足信號采集要求。主要包含電源變換模塊、放大濾波電路和數(shù)字濾波電路。其中數(shù)字濾波電路實現(xiàn)各個信號數(shù)字濾波。電源變換電路如圖2。

水聲信號在傳播過程中衰減得非常嚴重，換能器接收到的水聲信號通常比較微弱，一般為μV級信號，不適合A/D轉(zhuǎn)換器直接采樣。因此，必須先經(jīng)過信號調(diào)理電路的處理[2]。為實現(xiàn)對聲信號采集，聲信號調(diào)理電路需要完成對聲傳感器輸出信號的調(diào)理功能。其主要參數(shù)為：10Hz~10 kHz的帶通濾波，帶內(nèi)波動≤1dB，通帶增益40dB，輸出端噪聲≤ 5mV，±5V供電，輸出聲調(diào)理信號和聲包絡(luò)信號，電路原理如圖3所示。

圖2電源變換電路

圖3 聲調(diào)理電路原理

2.2采集和存儲模塊設(shè)計

采集和存儲模塊設(shè)計了六路模擬信號輸入，分別為聲、聲包絡(luò)、水壓、磁場X、磁場Y和磁場Z，設(shè)計分辨率為65 μV，總記錄深度為32G字節(jié)，設(shè)計功耗＜600mW。

圖4 FPGA與AD連接電路圖

與A/D芯片的接口采用的FPGA不僅接收A/D的數(shù)據(jù)，同時它也是A/D的時鐘提供者。在設(shè)計上，F(xiàn)PGA使用了20MHz的外部晶振，經(jīng)過分頻后輸出給6路A/D，其中聲采樣采用320 kHz采樣（A/D的FIR濾波器會8分頻數(shù)據(jù)），輸出40 kHz，其他5路采用320Hz采樣，40Hz輸出。A/D的串行數(shù)據(jù)輸出到FPGA后，F(xiàn)PGA完成串并轉(zhuǎn)換，并進行電壓轉(zhuǎn)換，完成電壓值的矯正。

設(shè)置AD7671轉(zhuǎn)換器工作在正常模式，輸入模擬信號電壓范圍為±5V，數(shù)據(jù)吞吐量800kSPS，轉(zhuǎn)換結(jié)果串行輸出。需要三組電源：模擬5V電源（AVDD）,數(shù)字5V電源（DVDD），3.3V邏輯參考電源(OVDD與FPGA一致)。由于一共有6路信號需要采樣，則需要通過FPGA分別控制6個AD采樣器的進行流水采集和數(shù)據(jù)傳輸。為降低干擾，提高采樣精度，參考數(shù)據(jù)手冊，設(shè)計如圖4采集電路。

AD傳送的數(shù)據(jù)首先存入FIFO（先進先出存儲器），當數(shù)據(jù)達到一定狀態(tài)滿時，進行位校驗運算，校驗完成后將數(shù)據(jù)寫入FLASH，存儲模塊電路圖如圖5。

本存儲芯片采用數(shù)據(jù)線與地址線復(fù)用的方式讀取和存儲數(shù)據(jù)，讀寫操作以頁為單位，擦除以塊為單位[3]。存儲時，首先由8路I/O口傳送寫命令，然后由I/0分4次寫入地址，并進行鎖存，之后再由I/O口寫入數(shù)據(jù)，寫入結(jié)束后傳輸寫入結(jié)束命令，寫入完成。讀操作、擦除操作過程與上述寫操作基本一致。

3 實驗仿真

FPGA芯片控制整個電路時序，F(xiàn)PGA使用了20 MHz的外部晶振，經(jīng)過分頻后輸出給6路A/D以及存儲芯片作為時鐘信號,同時通過部分I/O口控制各個芯片的工作時序。

圖5 FPGA與FLASH連接電路圖

利用QUARTUS軟件仿真采集模塊的工作時序。FPGA輸出信號有SCLK(子時鐘)，CS(片選信號)，CNVST（啟動采集轉(zhuǎn)換信號），輸入信號為BUSY(采集轉(zhuǎn)換狀態(tài)信號)，SDOUT(串行輸出數(shù)據(jù))。部分仿真圖如圖6。

圖6 采集時序仿真圖

其工作過程為：由CNVST窄脈寬信號獨立促發(fā)芯片開始采樣，采樣完成并進行轉(zhuǎn)換之后BUSY由高電平變?yōu)榈碗娖?，F(xiàn)PGA檢測BUSY信號，通過控制CS信號對AD轉(zhuǎn)換后數(shù)據(jù)進行讀取，其中SCLK信號為FPGA提供的同步信號，由SDOUT串行輸入轉(zhuǎn)換結(jié)果。

4 結(jié)語

本文設(shè)計了以FPGA為核心控制器件，多片A /D器件流水高速采集并利用FLASH進行大量存儲的系統(tǒng)，重點對采集和存儲模塊進行介紹，設(shè)計了采集模塊和存儲模塊的硬件電路，并利用verilog語言編程仿真實現(xiàn)。本系統(tǒng)采集通道的可依據(jù)需要進行擴展，通用性較強，在水下信號采集領(lǐng)域具有一定的應(yīng)用價值。

參考文獻：

[1] 任勇峰. FLASH存儲器的高速寫入方法. 電腦開發(fā)與應(yīng)用, 2001, (5): 5～6.

[2] 趙志剛.舷側(cè)陣主、被動自導(dǎo)實驗系統(tǒng)的硬件設(shè)計[D]. 西安: 西北工業(yè)大學(xué), 2007.

[3] 李士照,任勇峰. 某水下用記錄器的設(shè)計及實現(xiàn). 中北大學(xué)碩士學(xué)位論文, 2013.

[4] 王彥. 基于FPGA的工程設(shè)計與應(yīng)用[M]. 西安: 西安電子科技大學(xué)出版社, 2007.

Multi-channel Signals Sampling/Storage System Based on FPGA

Yu Peng, Xiao Dawei, Ji Qing

(Naval University of Engineering, Wuhan 430033, China)

TP273

A

1003-4862（2016）10-0058-03

2016-05-09

喻鵬（1992-），男，碩士在讀。研究方向：軍用目標特性及探測。