摘 要：文章源自本人長期就職在模擬集成電路（nalog integratedcircuit ）設計的相關崗位上，積累了豐富的理論知識和實踐經(jīng)驗。文章把模擬IC設計的自動化綜合流程作為研究對象，闡述了模擬IC設計的特點，形成了模擬集成電路高層綜合和物理版圖綜合的設計理念，希望可以為本行業(yè)的同仁有所啟示。

關鍵詞：集成電路；設計；流程

中圖分類號：TN431 文獻標識碼：A 文章編號：1006-8937（2016）24-0022-02

1 概 述

隨著現(xiàn)代集成電路設計思路的逐漸開闊，對半導體物質的研究也有了較大發(fā)展，集成電路正向著巨型化的方向發(fā)展。按照美國半導體產(chǎn)業(yè)協(xié)會（SIA）的推測，截至2005年底，微電子工藝或許徹底具備制造工作頻率為3.S G赫茲的實力，系統(tǒng)芯片的晶體管量或將升至1.4億。到2014年芯片工作效率統(tǒng)計為13.5 GHz，規(guī)模大小達到43億個晶體管。集成電路經(jīng)歷了規(guī)模由小向大的發(fā)展歷程，在經(jīng)過了這么多年的發(fā)展之后，專用集成電路的設計思路也朝著系統(tǒng)集成的方向改變，所謂的集成就是將對應的半導體原件按照優(yōu)化的結構集合到同一芯片里，這項工作需要計算機輔助設計來進行。 現(xiàn)今集成電路自動化規(guī)劃探索及開發(fā)的工作集中于數(shù)字電路范圍內(nèi)，產(chǎn)生部分優(yōu)秀數(shù)字的集成電路高級整體系統(tǒng)，具有極其成熟的電子規(guī)劃自動化（EDA）的工具軟件用以完結高層次綜合的版圖等布局布線，出 現(xiàn)了SYNOPSYS、CADENCE、MENTOR等國際上著名的EDA企業(yè)。相比于成熟的數(shù)字集成電路來說，模擬集成電路在進行設計方面存在一定問題，其涉及到相關各個方面還較為落后，要想能夠應用到實際過程中，還存在一定距離。眼下眾多模擬集成電路（analog integratedcircuit）是被模擬集成電路設計專家在純手動工藝制作的，就是運用被簡單化了的電路模型，用仿真器對電路開展多次重復試驗和更正，其物理版圖也是采用純手工藝繪制的。傳統(tǒng)手工建設方法效率較低，不能適應微電子工業(yè)的飛速發(fā)展。受數(shù)/模混合集成趨向的影響，集成電路自動化設計，該方法的模擬研究日漸興盛，同時也成為相關研究領域的標榜課題。工業(yè)界亟待有效的集成電路和數(shù)?；旌显O置的CAD工具，落伍的自動化設置方式和模擬CAD工具的缺少已成為約束將來工業(yè)進步的瓶頸。

2 模擬集成電路的設計特征

為了縮短設計時間，模擬電路的設計有人提出仿效數(shù)字集成電路標準單元庫的思想，建立一個模擬標準單元庫，但是最終是行不通的。模擬集成電路設計比數(shù)字集成電路設計要復雜的得多，模擬集成電路設計主要特征如下。

2.1 性能及結構的抽象表述困難

數(shù)字集成電路只需處理僅有0和1邏輯變量，可以很方便地抽象出不同類型的邏輯單元，并可將這些單元用于不同層次的電路設計。數(shù)字集成電路設計可以劃分為六個層次：系統(tǒng)級、芯片級（算法級），RTL級、門級、電路級和版圖級，電路這種抽象極大地促進了數(shù)字集成電路的設計過程，而模擬集成電路很難做出這類抽象。模擬集成電路的性能及結構的抽象表述相對困難是目前模擬電路自動化工具發(fā)展相對緩慢，缺乏高層次綜合的一個重要原因。

2.2 對干擾十分敏感

模擬信號處理過程中要求速度和精度的同時，模擬電路對器件的失配效應、信號的耦合效應、噪聲和版圖寄生干擾比數(shù)字集成電路要敏感得多。設計過程中必須充分考慮偏置條件、溫度、工藝漲落及寄生參數(shù)對電路特性能影響，否則這些因素的存在將降低模擬電路性能，甚至會改變電路功能。與數(shù)字集成電路的版圖設計不同，模擬集成電路的版圖設計將不僅是關心如何獲得最小的芯片面積，還必須精心設計匹配器件的對稱性、細心處理連線所產(chǎn)生的各種寄生效應。在系統(tǒng)集成芯片中，公共的電源線、芯片的襯底、數(shù)字部分的開關切換將會使電源信號出現(xiàn)毛刺并影響模擬電路的工作，同時通過襯底禍合作用波及到模擬部分，從而降低模擬電路性能指標。

2.3 性能指標繁雜

描述模擬集成電路行為的性能指標非常多，以運算放大器為例，其性能指標包括功耗、低頻增益、擺率、帶寬、單位增益頻率、相位余度、輸入輸出阻抗、輸入輸出范圍、共模信號輸入范圍、建立時間、電源電壓抑制比、失調電壓、噪聲、諧波失真等數(shù)十項，而且很難給出其完整的性能指標。在給定的一組性能指標的條件下，通?？赡苡卸鄠€模擬電路符合性能要求，但對其每一項符合指標的電路而言，它們僅僅是在一定的范圍內(nèi)對個別的指標而言是最佳的，沒有任何電路對所有指標在所有范圍內(nèi)是最佳的。

2.4 建模和仿真困難

盡管模擬集成電路設計已經(jīng)有了巨大的發(fā)展，但是模擬集成電路的建模和仿真仍然存在難題，這迫使設計者利用經(jīng)驗和直覺來分析仿真結果。模擬集成電路的設計必須充分考慮工藝水平，需要非常精確的器件模型。器件的建模和仿真過程是一個復雜的工作，只有電路知識廣博和實踐經(jīng)驗豐富的專家才能勝任這一工作。目前的模擬系統(tǒng)驗證的主要工具是SPICE及基于SPICE的模擬器，缺乏具有高層次抽象能力的設計工具。模擬和數(shù)模混合信號電路與系統(tǒng)的建模和仿真是急需解決的問題，也是EDA研究的重點。

VHDL-AMS已被 IEEE定為標準語言 ，其去除了現(xiàn)有許多工具內(nèi)建模型的限制，為模擬集成電路開拓了新的建模和仿真領域。

2.5 拓撲結構層出不窮

邏輯門單元可以組成任何的數(shù)字電路，這些單元的功能單一，結構規(guī)范。模擬電路的則不是這樣，沒有規(guī)范的模擬單元可以重復使用。

3 模擬IC的自動化綜合流程

模擬集成電路自動綜合是指根據(jù)電路的性能指標，利用計算機實現(xiàn)從系統(tǒng)行為級描述到生成物理版圖的設計過程。在模擬集成電路自動綜合領域，從理論上講，從行為級、結構級、功能級直至完成版圖級的層次的設計思想是模擬集成電路的設計中展現(xiàn)出最好的前景。將由模擬集成電路自動化綜合過程分為兩個過程。

模擬集成電路的高層綜合、物理綜合。在高層綜合中又可分為結構綜合和電路級綜合。由系統(tǒng)的數(shù)學或算法行為描述到生成抽象電路拓撲結構過程稱為結構級綜合，將確定電路具體的拓撲結構和確定器件尺寸的參數(shù)優(yōu)化過程稱為電路級綜合。而把器件尺寸優(yōu)化后的電路圖映射成與工藝相關和設計規(guī)則正確的版圖過程稱為物理綜合。模擬集成電路自動化設計流程，如圖1所示。

3.1 模擬集成電路高層綜合

與傳統(tǒng)手工設計模擬電路采用自下而上（Bottom-up）設計方法不同，模擬集成電路CAD平臺努力面向從行為級、結構級、功能級、電路級、器件級和版圖級的（Top-down）的設計方法。在模擬電路的高層綜合中，首先將用戶要求的電路功能、性能指標、工藝條件和版圖約束條件等用數(shù)學或算法行為級的語言 描述 。

目前應用的SPICE、MAST、SpectreHDL或者不支持行為級建模，或者是專利語言，所建模型與模擬環(huán)境緊密結合，通用性差，沒有被廣泛接受。IEEE于1999年3月正式公布了工業(yè)標準的 數(shù) /模硬件描述語言VHDL-AMS。VHDL-1076.1標準的出現(xiàn)為模擬電路和混合信號設計的高層綜合提供了基礎和可能。VHDL一AMS是VHDL語言的擴展，重點在模擬電路和混合信號的行為級描述，最終實現(xiàn)模擬信號和數(shù)?；旌闲盘柕慕Y構級描述、仿真和綜合125，28]。為實現(xiàn)高層次的混合信號模擬，采用的辦法是對現(xiàn)有數(shù)字HDL的擴展或創(chuàng)立新的語言，除VHDL.AMS以外，其它幾種模擬及數(shù)/?；旌闲盘栍布枋稣Z言的標準還 有MHDL和Verilog-AMS。

3.2 物理版圖綜合

高層綜合之后進入物理版圖綜合階段。物理綜合的任務是從具有器件尺寸的電路原理圖得到與工藝條件有關和設計規(guī)則正確的物理版圖。由于模擬電路的功能和性能指標強烈地依賴于電路中每一個元件參數(shù)，版圖寄生參數(shù)的存在將使元件參數(shù)偏離其設計值，從而影響電路的性能。需要考慮電路的二次效應對電路性能的影響，對版圖進行評估以保證寄生參數(shù)、器件失配效應和信號間的禍合效應對電路特性能影響在允許的范圍內(nèi)?；趦?yōu)化的物理版圖綜合在系統(tǒng)實現(xiàn)時采用代價函數(shù)表示設計知識和各種約束條件，對制造成本和合格率進行評估，使用模擬退火法來獲取最佳的物理版圖?；谝?guī)則的物理版圖綜合系統(tǒng)將模擬電路設計專家的設計經(jīng)驗抽象為一組規(guī)則，并用這些規(guī)則來指導版圖的布線布局。在集成電路物理綜合過程中，在保證電路性能的前提下，盡量降低芯片面積和功耗是必要的。同時應當在電路級綜合進行拓撲選擇和優(yōu)化器件尺寸階段對電路中各器件之間的匹配關系應用明確的要求，以此在一定的拓撲約束條件下來指導模擬集成電路的版圖綜合。

4 結 語

模擬電路設計被認為是一項知識面廣，需多階段和重復多次設計，常常要求較長時間，而且設計要運用很多的技術。在模擬電路自動綜合設計中，從行為描述到最終的版圖過程中，還需要用專門的CAD工具從電路版圖的幾何描述中提取電路信息過程。除電路的固有器件外，提取還包括由版圖和芯片上互相連接所造成的寄生參數(shù)和電阻。附加的寄生成分將導致電路特性惡化，通常會帶來不期望的狀態(tài)轉變，導致工作頻率范圍的縮減和速度性能的降低。因此投片制造前必須經(jīng)過電路性能驗證，即后模擬階段，以保證電路的設計符合用戶的性能要求。正式投片前還要進行測試和SPICE模擬，確定最終的設計是否滿足用戶期望的性能要求。高層綜合和物理綜合從不同角度闡述了模擬集成電路綜合的設計任務。電路的拓撲選擇和幾何尺寸可以看成電路的產(chǎn)生方面，物理版圖綜合得到模擬集成電路的電路版圖，可以認為電路的幾何設計方面。

參考文獻：

[1] 余俊興.模擬IC設計的自動化綜合流程初探[J].中外企業(yè)家，2015，（17）.