崔永俊，王晉偉，賈磊，楊兵

（1.中北大學儀器科學與動態(tài)測試教育部重點實驗室，太原030051；2.電子測試技術重點實驗室，太原030051）

基于FPGA的DDS信號發(fā)生器的設計與實現(xiàn)*

崔永俊1，2*，王晉偉1，2，賈磊1，2，楊兵1，2

（1.中北大學儀器科學與動態(tài)測試教育部重點實驗室，太原030051；2.電子測試技術重點實驗室，太原030051）

針對專用DDS芯片功能單一的缺點，提出了基于FPGA的DDS信號發(fā)生器的設計方案。利用Xilinx公司的ISE完成了系統(tǒng)核心部分數(shù)控振蕩器的設計，其中波形存儲器通過調用IP核實現(xiàn)，方便且集成度高。通過功能模塊仿真與最終完整電路測試，表明基于FPGA的DDS信號發(fā)生器穩(wěn)定度高，分辨率高以及轉換速度快，而且能夠輸出任意波形的信號。由于FP?GA實現(xiàn)軟核處理器，因此可以方便地對DDS進行修改與優(yōu)化，具有無與倫比的靈活性。

直接數(shù)字頻率合成；信號發(fā)生器；現(xiàn)場可編程門陣列；軟核

隨著通信技術、衛(wèi)星定位系統(tǒng)以及航空航天領域技術的不斷發(fā)展，對頻率源的穩(wěn)定度、精確度和頻率范圍要求越來越高，而振蕩器由于產生的頻率信號過于單一或者只能在很小范圍內可微調而無法滿足要求。為了解決這些問題，就需要用到頻率合成技術。直接數(shù)字頻率合成DDS（Direct Digital Synthesis）是一種把一系列數(shù)字信號通過D/A轉換器轉換為模擬信號的合成技術［1］。DDS在相對帶寬、頻率轉換時間、相位連續(xù)性正交輸出、分辨率以及集成化等一系列性能指標方面遠遠超過了傳統(tǒng)頻率合成技術所能達到的水平，為各種電子系統(tǒng)提供了優(yōu)于模擬信號源發(fā)生器的高質量的頻率源［2］。利用DDS生成的任意波形信號發(fā)生器，可產生不同頻率、幅度的正弦波、三角波、矩形波、鋸齒波等信號，精度高、靈活可調且穩(wěn)定性好。

1　DDS的結構原理

DDS的理論基礎是“奈奎斯特采樣定理”。當抽樣頻率大于等于模擬信號最高頻率2倍時，可以由抽樣得到離散序列無失真的恢復出原始模擬信號。只不過在DDS技術中，這個過程被顛倒了過來。DDS不是對模擬信號進行抽樣，而是假定一個抽樣過程已經(jīng)發(fā)生且抽樣值已經(jīng)量化完成，如何通過某種方法由已經(jīng)量化數(shù)值重建原始模擬信號的問題［3］。

基本的DDS結構主要由相位累加器、波形存儲器、D/A轉換器和低通濾波器組成［4］。其中相位累加器、波形存儲器全稱數(shù)控振蕩器（NCO），是DDS結構中的數(shù)字部分，具有數(shù)控頻率合成的功能，是本文設計的重點。DDS基本結構原理如圖1所示。

圖1　DDS原理圖

圖中：fc為輸入頻率，Tc=1/fc。

fo輸出頻率，To=1/fo。

K為頻率控制字，N為相位累加器的字長，m為ROM地址線位數(shù)，M為ROM數(shù)據(jù)線位數(shù)，即D/A轉換器的位數(shù)［5］。

DDS的功能模型可歸結為：在每一個時鐘周期Tc內，頻率控制字K與N bit相位累加器累加一次，并同時對2N取模運算，得到的和作為相位值，以二進制代碼的形式作為波形存儲器的地址（即對應的ROM查找表的相位碼）尋址波形ROM。波形存儲器里面存儲著一個完整周期的相位碼序列所對應的幅度碼序列。在時鐘信號的作用下，相位累加器輸出相位碼序列尋址ROM，ROM輸出相應的幅度碼序列，然后通過數(shù)模轉換器和低通濾波器將幅度碼序列處理成我們所需要的平滑的模擬波形。DDS輸出信號的頻率與基準時鐘頻率的關系由下式給定：

在理想情況下，相位累加器的N位全部用來尋址時，當K=1時，得DDS的最小分辨率：

如果改變頻率控制字，就可以改變合成的頻率。

2　信號發(fā)生器的NCO設計

DDS信號發(fā)生器的NCO部分主要由相位累加器與波形存儲器組成，是FPGA的數(shù)字控制部分，是本設計的核心部分。頻率控制與波形切換均由FPGA控制實現(xiàn)。

2.1FPGA控制NCO

2.1.1相位累加器

相位累加器是DDS系統(tǒng)中重要的組成部分，用于實現(xiàn)相位累加并將累加結果存儲起來。相位累加器由N位數(shù)字全加器和N位數(shù)字寄存器組成［6］，當時鐘信號的上升沿到來時頻率控制字K與寄存器反饋回來的數(shù)據(jù)相加，相加的結果再存儲到寄存器中，寄存器不斷地將全加器送來的數(shù)據(jù)反饋回全加器，然后在下一個時鐘信號的上升沿到來時與頻率控制字相加，當相位累加器加滿時會產生溢出，完成一個周期的動作，這個周期也就是DDS信號的一個周期；寄存器的輸出還作為波形存儲器的地址。相位累加器的結構框圖如圖2所示。

圖2　相位累加器結構

2.1.2波形存儲器

波形存儲器，又叫ROM查找表，是DDS系統(tǒng)的核心，波形存儲器主要完成相位碼向幅度碼的轉換。這里，用ROM構造一個查找表。如果把相位碼作為ROM的地址，只要在該地址中存儲相應的波形幅度碼作為數(shù)據(jù)，就可以通過相位碼尋址ROM，輸出函數(shù)波形［7］。為了提高DDS系統(tǒng)的頻率分辨率，一般將相位累加器的位數(shù)取得比較大，又為了節(jié)省ROM資源，可以采用相位截斷的方法取相位累加器輸出的高m位作為波形存儲器的地址位。

Xilinx公司的ISE開發(fā)軟件中提供了現(xiàn)成的ROM IP核，直接調用該IP核即可生成原理圖功能模塊。但在調用IP核形成波形存儲器時需要加載ROM初始化數(shù)據(jù)文件（.coe文件），以輸出所需波形的信號。.coe文件可以借助MATLAB軟件來完成。本設計中N取32位，m取13位，M取14位，以正弦波為例生成.coe文件所用的MATLAB程序如下：

clc

clear all

wide=14；%初始化ROM的數(shù)據(jù)寬度（M值）

depth=8192；%初始化ROM的地址深度

x=linspace（0，2*pi，depth）；%在區(qū)間［0，2π］之間等間隔地取1 024個點

y=（2（^wide-1）-1）*（1+sin（x））；

fid=fopen（‘f：/ise/sin.coe'，'wt'）；%輸出文件路徑以及文件名

fprint（ffid，'%14.0f '，y）；

fclose（fid）；

在生成的sin.coe文件中再經(jīng)稍加完善便可生成完整的可供Xilinx IP核調用的文件。

2.2VHDL實現(xiàn)

在NCO模塊中還需要加入波形選擇器，使輸出波形能夠隨時切換。完整的NCO模塊如圖3所示。圖中clk為時鐘信號，K（31：0）為頻率控制字，能夠隨時控制頻率的改變，state模塊為由狀態(tài)機構成的波形選擇器，用來切換波形輸出。

圖3　NCO功能模塊

3　DDS信號發(fā)生器的外圍硬件設計

3.1D/A轉換器設計

由查找表中讀出的數(shù)字幅度值是一串數(shù)字序列，最終要經(jīng)過D/A轉換器（DAC）才能轉換成相應的模擬波形。為了保證數(shù)據(jù)處理結果的準確性，DAC轉換器必須有足夠的轉換精度，同時為了能夠在較高頻率下工作，它必須有足夠快的轉換速度。此外還要考慮DAC的非線性和噪聲特性，綜合了各方面的因素之后，本設計采用TI公司的DAC904。DAC904最高能夠處理14位數(shù)據(jù)，轉換速率能夠達到165 Msample/s。另外由于DAC904采用差分信號輸出，所以還必須將其轉換為單端信號才能輸出給濾波器。DAC904的外圍電路設計如圖4所示，信號轉換芯片OPA680的輸出信號Vdiv為D/A轉換器的最終輸出信號。一般情況下，DAC作為DDS的外部模塊，提高了DAC設計的方便性。

圖4　DAC904外圍電路

3.2低通濾波器與電壓放大器設計

我們知道從D/A轉換器輸出波形是階梯型波形，含有大量的高頻諧波，必須經(jīng)過一個濾波器進行濾波之后，才能輸出平滑的波形，設計中采用七階橢圓低通濾波器。由于DAC芯片輸出的電壓幅度比較小，再經(jīng)過濾波器衰減后，其幅度一般只有200 mV～300 mV，所以必須經(jīng)過放大器放大才能輸出合適的電壓幅度。放大芯片我們所選LM7171，其采用雙電源±15 V供電，電壓放大位數(shù)Au=1+RB/RA≈10。具體電路如圖5所示。

圖5　濾波與放大電路

4　輸出信號測試分析

若將頻率控制字K取不同的值，則相位增量就會不同，輸出頻率也將不同，當相位累加器的字長N 取32位時，由于ROM地址線位數(shù)m取高13位，所以最小輸出頻率只有當K取219時才有意義，當K<219時，由于ROM無法尋址，低于219的位數(shù)都將被舍去，此時的最小輸出頻率同K取219時一致。當fc取50 MHz時，最小輸出頻率fmin=fc×219/232=4.88 kHz，最大輸出頻率fmax=40%×50=20 MHz。

由相位截斷誤差引入的DDS無雜散動態(tài)范圍SFDR為［9］：

其中，

式中，Sa（x）定義為Sa（x）=sin（x）/x，in（tx）表示對變量x作最接近x的取整運算，min（x，y）表示取變量x和y的最小值，＜x>y=x-int（x/y）×y，B=N-M?？梢杂墒剑?）得出DDS的無雜散動態(tài)范圍為（SFDR）dB≥6.02（N-B）［8］。N和B取值分別為32、22，由此可知相位截斷引起的無雜散動態(tài)范圍大于60.2 dB。

用ISE調用Modelsim仿真波形如圖6所示。由圖可見，波形之間可實現(xiàn)快速切換，幾乎不占任何時間。將波形發(fā)生器輸出給示波器，觀測到的結果如圖7所示。正弦信號與三角波信號非常完美，沒有任何失真，而矩形波信號與鋸齒波信號由于電路設計中阻抗不匹配等問題出現(xiàn)了過沖與振鈴現(xiàn)象。

圖6　Modelsim仿真波形

圖7　示波器觀測圖

5　結束語

基于FPGA的DDS信號發(fā)生器能夠輸出任意波形的信號。使用FPGA來實現(xiàn)的DDS系統(tǒng)，具有轉換時間短、精度高、相位變化連續(xù)等諸多優(yōu)點，而且可以充分發(fā)揮FPGA的優(yōu)點，只要改變頻率控制字K的值，就可以改變輸出頻率的大小，只要改變ROM中的數(shù)據(jù)就可改變輸出的波形，具有相當大的靈活性。

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崔永俊（1973-），男，漢族，山西省忻州人，博士，副教授，主要研究方向為納米測試技術與儀器，wjwnuc@163.com。

Design and Research of the DDS Signal Generator Based on FPGA*

CUI Yongjun1，2*，WANG Jinwei1，2，JIA Lei1，2，YANG Bing1，2
（1.Key Laboratory of Instrumentation Science&Dynamic Measurement，Ministry of Education，North University of China，Taiyuan 030051，China；2.Education Science and Technology on Electronic Test&Measurement Laboratory，Taiyuan 030051，China）

According to signal function of dedicated DDS（Direct Digital Frequency Synthesizer）chip，a design scheme of DDS signal generator based on FPGA（Field Programmable Gate Array）is introduced.Using Xilinx ISE to design core part of the system，the digitally controlled oscillator，in which the waveform memory is implemented by calling the IP core.And this method is very convenient and IP core is high integration.It shows that DDS signal generator based on FPGA has a stability，high resolution and fast conversion speed，and can generate all kinds of signal according to functional modules simulation and complete circuit test.Since FPGA implements the soft-core processor，DDS can easily be modified and optimized with unparalleled flexibility.

DDS；signal generator；FPGA；soft core

TP273

A

1005-9490（2016）02-0339-05

EEACC：123010.3969/j.issn.1005-9490.2016.02.019

項目來源：國家自然科學基金項目（61335008）

2015-06-03修改日期：2015-07-13