張楠

（長春理工大學(xué)　電子信息工程學(xué)院，長春　130022）

基于FPGA的全數(shù)字鎖相環(huán)電路的設(shè)計(jì)

張楠

（長春理工大學(xué)電子信息工程學(xué)院，長春130022）

為了協(xié)調(diào)鎖相環(huán)鎖定時(shí)間與環(huán)路同步誤差之間的矛盾，設(shè)計(jì)了一種基于自動變模控制的全數(shù)字鎖相環(huán)電路，主要有四部分構(gòu)成：異或門鑒相器、K變?？赡嬗?jì)數(shù)器、脈沖加減電路以及自動變?？刂颇K。其中自動變?？刂颇K實(shí)時(shí)控制可逆計(jì)數(shù)器的模值，當(dāng)輸入信號和本地參考信號的相位差較大時(shí)，降低KMode值，增大步進(jìn)校正量，縮短捕獲時(shí)間；當(dāng)相位差較小時(shí)，增大KMode值，使捕獲過程變慢，即延長鎖定時(shí)間，提高捕獲精度。采用VerilogHDL語言對各模塊功能進(jìn)行描述，利用Modelsim SE10.1c軟件進(jìn)行功能仿真驗(yàn)證并給出RTL級電路圖，運(yùn)用Quartus II軟件進(jìn)行功能仿真和綜合，并將程序下載到FPGA芯片上驗(yàn)證環(huán)路功能，結(jié)果證明此環(huán)路能夠?qū)崿F(xiàn)相位鎖定。

數(shù)字鎖相環(huán)；自動變模；FPGA

全數(shù)字鎖相環(huán)（ADPLL），顧名思義，環(huán)路中所有的部件都是用數(shù)字電路實(shí)現(xiàn)的，主要由三部分構(gòu)成：數(shù)字鑒相器、數(shù)字環(huán)路濾波器和數(shù)控振蕩器，作用是使輸出信號和輸入信號的頻差為零，相差恒定［1］。即讓輸出信號的相位和頻率同步于輸入信號的相位和頻率。它相比于模擬鎖相環(huán)具有更高的可靠性，而且體積小、重量輕、成本低、可移植性好等優(yōu)點(diǎn)，并且克服了模擬鎖相環(huán)的可移植性差、直流零點(diǎn)漂移、器件飽和以及易受環(huán)境溫度影響等缺點(diǎn)［2］。因此，它具備更大的優(yōu)勢和更好的發(fā)展前景。

1　全數(shù)字鎖相環(huán)的系統(tǒng)框圖及工作原理

如圖1所示，數(shù)字鎖相環(huán)電路與電鎖相環(huán)電路的不同之處在于它處理的數(shù)字信號，主要有四大部分組成：異或門鑒相器、K變模可逆計(jì)數(shù)器、脈沖加減電路和N分頻器、自動變?？刂齐娐?。采用異或門電路代替數(shù)字鑒相器（DPD），作用是比較輸入信號和反饋輸入信號的相位差，輸出一個中頻信號，經(jīng)過K變?？赡嬗?jì)數(shù)器，在這里充當(dāng)環(huán)路濾波器（DLP）的作用，對鑒相器輸出的信號進(jìn)行濾波處理，數(shù)控振蕩器（DCO），即由脈沖加減電路和N分頻器組成，在其內(nèi)部由控制信號控制本地信號的頻率向輸入信號的頻率靠攏，最終實(shí)現(xiàn)頻率差為零［3］。

圖1　全數(shù)字鎖相環(huán)的系統(tǒng)框圖

工作原理：輸入信號和反饋輸入信號進(jìn)入異或門鑒相器進(jìn)行相位鑒別，輸出相位誤差信號到K變?？赡嬗?jì)數(shù)器的輸入端，在系統(tǒng)時(shí)鐘的作用下，當(dāng)輸入相位誤差信號為高電平時(shí)，計(jì)數(shù)器進(jìn)行減計(jì)數(shù)，當(dāng)計(jì)數(shù)器減到零時(shí)，則輸出一個進(jìn)位脈沖信號給脈沖加減電路；當(dāng)相位誤差信號為低電平時(shí)，計(jì)數(shù)器進(jìn)行加運(yùn)算，計(jì)數(shù)器加到預(yù)設(shè)模值KMode時(shí)，則輸出一個借位脈沖信號給脈沖加減電路。當(dāng)輸入信號同步于反饋輸入信號或只有隨機(jī)干擾脈沖時(shí)，計(jì)數(shù)器加減的數(shù)目基本相等，計(jì)數(shù)得到的結(jié)果在初始值處上下徘徊，不會產(chǎn)生進(jìn)位和借位脈沖。脈沖加減電路受控于K計(jì)數(shù)器輸出的進(jìn)位脈沖和借位脈沖信號，當(dāng)進(jìn)位脈沖信號來到時(shí)，脈沖加減電路在對系統(tǒng)時(shí)鐘二分頻的基礎(chǔ)上插入一個系統(tǒng)時(shí)鐘周期；當(dāng)輸入端輸入為借位脈沖時(shí)，脈沖加減電路的輸出為：對系統(tǒng)時(shí)鐘二分頻的基礎(chǔ)上進(jìn)行扣除一個系統(tǒng)時(shí)鐘周期。若既沒有進(jìn)位脈沖也沒有借位脈沖，則脈沖加減電路的輸出為系統(tǒng)時(shí)鐘的二分頻信號。脈沖加減電路的輸出信號作為N分頻器的時(shí)鐘，經(jīng)過N分頻后作為反饋信號輸出。反復(fù)上述過程，可使反饋輸入信號的頻率等于輸入信號的頻率，即實(shí)現(xiàn)環(huán)路的鎖定。其中自動控制模塊的作用是根據(jù)輸入信號和反饋輸入信號的相位誤差信號對K變?？赡嬗?jì)數(shù)器的模值進(jìn)行實(shí)時(shí)控制。目的是提高環(huán)路的速度和精度［4］。

表1所示為ADPLL系統(tǒng)框圖中各個子模塊的模塊名稱、實(shí)際名稱及用途。

表1　全數(shù)字鎖相環(huán)電路中各模塊名稱及用途

2　ADLL各模塊的仿真結(jié)果與分析

2.1異或門鑒相器模塊

如圖2所示，異或門鑒相器有兩個輸入端：u1和u2為輸入信號和反饋輸入信號，一個輸出端：ud為相位誤差信號。當(dāng)輸入信號和反饋輸入信號的相位相差90°時(shí)，表示環(huán)路進(jìn)入鎖定狀態(tài)。

圖2　異或門電路的RTL級仿真電路圖

鑒相器的仿真波形圖如下圖3、圖4和圖5所示。圖3表示輸入信號的相位超前于反饋輸入信號的相位。圖4表示輸入信號的相位滯后于反饋輸入信號的相位。圖5表示輸入信號的相位與反饋輸入信號的相位相差90°。

圖3　u1相位超前u2

圖4　u1相位滯后u2

圖5　鎖相環(huán)路鎖定

2.2K變?？赡嬗?jì)數(shù)器模塊

如圖6所示，K變?？赡嬗?jì)數(shù)器模塊有由五個輸入端和兩個輸出端構(gòu)成，五個輸入端分別是：高速時(shí)鐘輸入、置位信號輸入端、使能端、模值設(shè)置輸入端以及相位誤差信號輸入端。兩個輸出端分別是進(jìn)位脈沖和借位脈沖輸出端。

當(dāng)鑒相器輸出為一系列方波（占空比非50%）時(shí)，K變模可逆計(jì)數(shù)器的仿真波形圖如圖7所示。

圖6　K變?？赡嬗?jì)數(shù)器的RTL級仿真電路圖

圖7　可逆計(jì)數(shù)器的仿真波形圖

當(dāng)鑒相器輸出占空比50%的方波時(shí)，調(diào)節(jié)KMode的值后的仿真波形圖如圖8和圖9所示。

圖8　KMode=001時(shí)的仿真波形圖

圖9　KMode=010時(shí)的仿真波形圖

圖10　脈沖加減電路的RTL級仿真電路圖

由上述圖8和圖9可知，當(dāng)K變?？赡嬗?jì)數(shù)器輸入端的dnup為占空比為50%的方波時(shí)，增大KMode預(yù)設(shè)模值，使得可逆計(jì)數(shù)器輸出的周期性進(jìn)位脈沖和借位脈沖的頻率減小，減緩環(huán)路進(jìn)入鎖定狀態(tài)的速度，提高鎖定精度。

2.3脈沖加減電路模塊

圖10為脈沖加減電路的RTL級仿真電路圖。脈沖加減電路在本文中起到數(shù)控振蕩器的作用，即具有調(diào)整鎖相環(huán)回路頻率和相位的功能。它有四個輸入端和一個輸出端，分別為時(shí)鐘輸入端IDclock、進(jìn)位輸入端inc、借位輸入端dec、復(fù)位輸入端reset和IDout輸出端。在系統(tǒng)時(shí)鐘的作用下，在高速時(shí)鐘信號二分頻后的波形中增加或減少一個時(shí)鐘信號。加入時(shí)鐘信號時(shí)，使得輸出的信號的周期減小，頻率變大。減少一個時(shí)鐘信號時(shí)，輸出信號的周期變大，從而降低其頻率想輸入信號靠攏；當(dāng)無加扣信號時(shí)，數(shù)控振蕩器的輸出為僅對IDclock系統(tǒng)時(shí)鐘的二分頻。

圖11所示為inc=dec=0時(shí)，IDout為IDclock的二分頻輸出。即當(dāng)無加扣脈沖信號輸入時(shí)，脈沖加減電路輸出對系統(tǒng)時(shí)鐘信號的二分頻。

圖11　無進(jìn)位和借位信號輸入時(shí)仿真波形圖

由圖12可見，當(dāng)inc為高電平時(shí)，在IDout信號上插入了一個IDclock周期，起到提高輸出頻率的作用。當(dāng)檢測到ID電路的dec端為高電平時(shí)，在輸出信號分頻后的IDclock上扣除半個周期，目的是降低了IDout的頻率。

圖12　帶有進(jìn)位和借位信號時(shí)的仿真波形圖

2.4N分頻器

N分頻器的實(shí)質(zhì)就是一個計(jì)數(shù)器，本文采用N分頻器為可變分頻器，分頻系數(shù)N等于高速系統(tǒng)時(shí)鐘clk與輸入信號fin在頻率方面的比值。也就是說除N計(jì)數(shù)器的N值是隨著輸入信號的變化而不斷更新的，目的就是使輸出信號快速跟蹤輸入信號的頻率。圖13為N分頻器的RTL級電路圖。圖14和圖15分別為N=8，N=32的仿真波形圖。

圖13　N分頻器的RTL級仿真電路圖

圖14　N=8時(shí)分頻器的仿真波形圖

圖15　N=32時(shí)分頻器的仿真波形圖

2.5自動變?？刂颇K

如圖16所示，本設(shè)計(jì)中的自動變?？刂颇K由三部分組成：檢測部分、比較部分和檢測部分。其中檢測部分和比較部分的作用：一是對輸入信號進(jìn)行鑒頻，然后把鑒頻輸出送到數(shù)控振蕩器后面的N分頻器，作為分頻因子，這樣保證了輸入信號和輸出信號的頻率是相同的，這是本設(shè)計(jì)的一個創(chuàng)新點(diǎn)。二是將鑒頻結(jié)果輸入給模值變換控制部分作為其基礎(chǔ)輸入量。該模塊的功能實(shí)現(xiàn)過程是在高速時(shí)鐘頻率作用下對鑒相器輸出的相位差進(jìn)行量化。以量化后的誤差值為參考值，對可逆計(jì)數(shù)器的模值KMode進(jìn)行精確的調(diào)整，實(shí)現(xiàn)快速鎖相的同時(shí)減小同步誤差。

當(dāng)相位差較大時(shí)，會迫使鎖相環(huán)進(jìn)入捕獲過程。這時(shí)減小模值KMode，增大捕獲的步進(jìn)校正量，進(jìn)而提到電路鎖相速度。量化相位值和模值KMode相互影響，即若使量化值大，則降低KMode值；若想獲得小的量化值，則提高KMode值。當(dāng)相位差比較小時(shí)，鎖相電路自動進(jìn)入鎖定狀態(tài)。通過適當(dāng)增大KMode值，降低環(huán)路進(jìn)入鎖定狀態(tài)的速度，從而提高校正精度及環(huán)路的抗噪性。

圖16　自動變模控制模塊的組成框圖

由圖17可知，根據(jù)輸入信號和反饋輸入信號可自動計(jì)算出符合快捕區(qū)、慢捕區(qū)和同步區(qū)的適當(dāng)模值mo，下圖所示為快捕區(qū)。本文將快捕區(qū)設(shè)置為相位誤差的周期是高速時(shí)鐘周期的3倍以上，慢捕區(qū)在1倍到3倍之間，同步區(qū)為1倍以內(nèi)。

圖17　自動變?？刂颇K仿真圖

3　FPGA實(shí)現(xiàn)

本文采用Altera公司開發(fā)的Cyclone II系列的FPGA芯片，型號為EP2C8Q208C8N，將代碼文件燒錄到開發(fā)板上進(jìn)行仿真驗(yàn)證，經(jīng)過驗(yàn)證，本文所設(shè)計(jì)的環(huán)路可實(shí)現(xiàn)相位鎖定。

4　結(jié)論

本文對基于FPGA的數(shù)字鎖相環(huán)進(jìn)行了設(shè)計(jì)，運(yùn)用VerilogHDL語言描述環(huán)路的功能［5］，在Quartus II10.1仿真環(huán)境下，對各部分的功能進(jìn)行了仿真驗(yàn)證，經(jīng)過驗(yàn)證每部分子模塊均可獨(dú)立的實(shí)現(xiàn)各自的功能。自動變模的設(shè)計(jì)可根據(jù)輸入信號和輸出信號的相位差的大小靈活的改變預(yù)設(shè)模值KMode的值，當(dāng)相位誤差較大時(shí)，減小KMode的值，擴(kuò)大捕獲范圍；當(dāng)檢測到相位誤差較小時(shí)，增大KMode的值，降低捕獲速度，從而調(diào)整了環(huán)路鎖定的速度和精度。

［1］張?jiān)聫?qiáng).基于FPGA的全數(shù)字鎖相環(huán)的研究與設(shè)計(jì)［D］.秦皇島：燕山大學(xué)，2011.

［2］謝嘉奎，宣月清，馮軍.電子線路非線性部分（第四版）［M］.北京：北京高等教育出版社，2010.

［3］帥旗.基于FPGA的全數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)［D］.大連：大連理工大學(xué)，2013.

［4］耿計(jì)芳.高精度知道變模控制全數(shù)字鎖相環(huán)的研究［D］.天津：天津大學(xué)，2006.

［5］夏宇聞.Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程（第三版）［M］.北京：北京航空航天大學(xué)出版社，2013.

Design of All Digital Phase-locked Loop Based on FPGA

ZHANG Nan
（School of Electronic and Information Engineering，Changchun University of Science and Technology，Changchun 130022）

To coordinate the contradiction between the locking time and the loop synchronization error，the paper design an ADPLL circuit based on automatic control mode，consisted by four parts：XOR gate as phase detector，K variable modulus reversible counter，ID counter and automatically changed module，which to control the counter modulus value on real-time.when the phase error is bigger，reduce the KMode value，to stepper correction amount，shorten acquisition time；when the phase error is smaller，increase the KMode value，slow down the capture process，extend the lock time，improve capture accuracy.Each of these modules’description of functions are based on VerilogHDL and functional simulation by Modelsim SE10.1c，the RTL logic circuit diagrams of them are given.Using Quartus II software for timing simulation and synthesis，and download the program to the FPGA development board to verify.The results showed that the loop can be locked.

digital phase-locked loop；automatically changed module；FPGA

TN91

A

1672-9870（2016）03-0065-05

2015-12-29

張楠（1991-），女，碩士研究生，E-mail：nancyzan@163.com