李小亮，董雪峰

（黃河科技學(xué)院 信息工程學(xué)院，河南 鄭州 450063）

脈沖電容試驗裝置控制系統(tǒng)電磁兼容設(shè)計

李小亮，董雪峰

（黃河科技學(xué)院 信息工程學(xué)院，河南 鄭州 450063）

在脈沖電容試驗裝置研制工程中，電磁兼容是必須考慮的因素。設(shè)計中通過采用電磁濾波、信號隔離、去噪、閥值調(diào)節(jié)電路等措施，并根據(jù)FPGA特性，從芯片的內(nèi)部和外部設(shè)計兩方面提高了整個控制系統(tǒng)的抗干擾能力，實現(xiàn)了電磁兼容設(shè)計，確保了試驗平臺的安全、可靠和穩(wěn)定工作。

脈沖電容FPGA；電磁兼容；抗干擾

電磁兼容性是指一般電氣、電子設(shè)備在共同的電磁環(huán)境中能執(zhí)行各自功能的并存狀態(tài)，既要求都能正常工作又要求互不干擾，達(dá)到“兼容”的狀態(tài)，任何電子電子設(shè)備或電子系統(tǒng)的設(shè)計都應(yīng)包括電磁兼容設(shè)計。

脈沖電容試驗裝置主要完成質(zhì)量試驗和耐壓試驗［1］。控制系統(tǒng)工作環(huán)境惡劣、電路復(fù)雜，主要包括電源電路、信號處理電路、控制電路、接口電路、顯示電路等模數(shù)混合電路等。為提高控制系統(tǒng)的可靠性，必須采取必要的措施來抑制電磁干擾及優(yōu)化電路硬件和軟件設(shè)計，保證系統(tǒng)穩(wěn)定工作。

1 電磁干擾成因

電磁干擾的形成必須同時具備3個要素：即電磁干擾源、傳輸路徑及敏感設(shè)備。干擾源是指產(chǎn)生的干擾的元件、設(shè)備或信號；傳播路徑指干擾從干擾源傳播到敏感器件的通路或媒介；敏感設(shè)備是指容易被干擾的對象，如微處理器、A/D轉(zhuǎn)換器、D/A轉(zhuǎn)換器、比較器等。

1.1 電網(wǎng)干擾及系統(tǒng)放電干擾

脈沖電容試驗控制系統(tǒng)中采用市電供電，電網(wǎng)質(zhì)量直接影響系統(tǒng)工作的穩(wěn)定性。試驗中設(shè)備的啟停造成交流電源電壓的短1時跌落，以及繼電器和試驗控制系統(tǒng)中開關(guān)柜的動作引起的快速脈沖群等都會影響到電源電壓的穩(wěn)定性，從而對控制系統(tǒng)造成干擾；另外，試驗系統(tǒng)主要包括質(zhì)量試驗和耐壓實驗，質(zhì)量實驗要求對 0.33 μF脈沖電容恒流充電至8 000 V，放電電流達(dá)到8 000 A，測試頻率為6～8次/1 min，進行連續(xù)測量；耐壓實驗要求脈沖電容充電至12 000 V，保持1 min后，進行短路放電，放電電流接近12 000 A［1］。因此，試驗過程中接近短路放電會產(chǎn)生上千伏的浪涌電壓及伴隨火花干擾。

1.2 傳輸路徑

電磁干擾傳輸路徑有兩種方式：一種是傳導(dǎo)傳輸方式；另一種是輻射傳輸方式。對于脈沖電容試驗系統(tǒng)，主要包括短路放電構(gòu)成的磁場耦合干擾及經(jīng)過傳導(dǎo)線對控制電路形成的干擾。

1.3 敏感設(shè)備

試驗控制系統(tǒng)主要以FPGA為核心，實現(xiàn)對高壓電源、AD采樣控制器、開關(guān)柜、峰值檢波電路、羅氏線圈及各接口、顯示電路的控制。芯片采用CYCLONEⅡ系列的EP2C5T144，其電源模塊采用5 V供電，I/O端口供電電壓為3.3 V，而內(nèi)核供電僅為1.2 V，因此電源電壓的起伏、噪聲的引入都可能會使得FPGA配置信息出錯而導(dǎo)致系統(tǒng)失效，產(chǎn)生嚴(yán)重后果［2］。另外，控制系統(tǒng)中A/D轉(zhuǎn)換器引入的共模干擾信號、電容短路放電時峰值采樣引入的噪聲信號同樣會引起FPGA產(chǎn)生誤判，影響系統(tǒng)的穩(wěn)定性。

2 采用的抗干擾措施

我們一般采取的抗干擾基本原則是：抑制干擾源、切斷干擾傳播路徑，提高敏感器件的抗干擾性能。

2.1 電源濾波

試驗裝置的頻繁啟停、短路放電產(chǎn)的上千伏浪涌電壓會嚴(yán)重影響電網(wǎng)質(zhì)量，從而影響控制系統(tǒng)的可靠性，因此需在電網(wǎng)輸入端采用變壓比為1：1的隔離變壓器，降低電源雜訊干擾及提高電源信噪比。

1）電磁干擾屬于射頻干擾，其傳導(dǎo)噪聲頻譜大致為10 k～30 MHz，從形成特點分析分為串摸干擾和共模干擾。電源設(shè)計中，220 V交流電首先經(jīng)過圖1電磁干擾濾波電路后再經(jīng)DC/DC轉(zhuǎn)換為控制電路提供穩(wěn)定的直流電源。

圖1 電磁干擾濾波電路Fig.1 Circuit of EMI filter

L為共模扼流圈，將兩個線圈分別繞在低損耗、高導(dǎo)磁率的鐵氧體磁環(huán)上，當(dāng)出現(xiàn)共模干擾時，由于兩個線圈磁通方向相同，經(jīng)過耦合總電感量迅速增大，因此對共模信號呈現(xiàn)很大的感抗，圖1中L的電感量與EMI濾波電路的額定電流關(guān)系如表1所示。C1、C2為差模抑制抑制電容，主要用來濾除串膜干擾；C3、C4為共模抑制電容，跨接在輸出端，中間接地，可有效抑制共模干擾信號［3］。

表1 電磁濾波電路電感量與電流關(guān)系表Tab.1 Diagram of relationship of inductance and current to EMI circuit

2）在控制電路電源端并聯(lián)一個10 μF/50 V鉭電容和一個0.1 μF的高頻、地分布電感陶瓷電容進行電源退耦，同時在每個芯片電源端口和信號輸入端口并聯(lián)一個瞬態(tài)抑制二極管，可吸收高達(dá)數(shù)千瓦的浪涌功率，使兩級間電壓嵌位于設(shè)定值，有效保護控制電路免受浪涌電壓和電磁干擾。

2.2 羅氏線圈的抗干擾設(shè)計

質(zhì)量試驗中，為滿足參數(shù)設(shè)計要求，需使用具有響應(yīng)速度快、頻帶寬、靈敏度高、測量范圍大、抗電磁干擾能力強等特點的電流傳感器進行電流采樣。為此，我們特意設(shè)計了小型大電流羅氏線圈［4］。線圈制作過程中，很難保證積分阻和線圈的波阻抗匹配，所以在線圈中傳播的電磁波通過積分電阻必然產(chǎn)生反射，反射時間為電磁波的渡越時間Td的兩倍。反射會造成輸出信號的振蕩，周期為：

其中C為光速，N為線圈匝數(shù)，b為骨架外經(jīng)，l為線圈等效周長。應(yīng)要求2Td小于被測信號上升時間。另外，感應(yīng)線圈工作時相當(dāng)于信號源，產(chǎn)生的電壓信號經(jīng)電纜輸入示波器，它的負(fù)載就是積分電阻與同軸電纜，在阻抗不匹配情況下會造成波的反射，而產(chǎn)生一個欠阻尼振蕩。因此，設(shè)計時，使α= 0.5R＜＜Zr。

2.3 峰值檢波消噪電路設(shè)計

峰值檢波電路中，羅氏線圈將放電電流轉(zhuǎn)換成電壓信號和8 000 A對應(yīng)的閥值電壓比較，判斷放電電流達(dá)到8 000 A。而感應(yīng)到的模擬信號中夾雜的噪聲和干擾易使比較器在閥值附近出現(xiàn)重復(fù)翻轉(zhuǎn)，造成系統(tǒng)不穩(wěn)定，因此，電路中采用遲滯比較器設(shè)計大大提高了電路的抗干擾能力。圖2中，峰值檢波電路LF398的輸出經(jīng)電阻R1加到具有低輸入失調(diào)電壓和偏置電流、高電壓增益、共模抑制好并具有輸入保護二極管的高速比較器LM319同相輸入端，和反饋電壓一起構(gòu)成比較器的外部滯回電壓，在VF端可根據(jù)需要調(diào)節(jié)閥值電壓值。

圖2 閥值電壓調(diào)節(jié)電路Fig.2 Circuit of threshold voltage regulation

2.4 FPGA內(nèi)部設(shè)計中的抗干擾措施

1）在FPGA的控制系統(tǒng)設(shè)計中，電容的短路放電、手動控制按鈕的啟動、停止，在瞬間都會產(chǎn)生電壓的突跳，使得輸入信號中存在噪聲，從而導(dǎo)致系統(tǒng)的誤動作。為避免尖峰干擾信號及機械開關(guān)電壓抖動，采用計數(shù)器作為數(shù)字濾波電路。方法是將輸入信號加到計數(shù)器輸入端，當(dāng)開關(guān)啟動或者輸入信號為高電平時，對采樣脈沖開始計數(shù)，只有在采樣時間內(nèi)連續(xù)計數(shù)到達(dá)足夠次數(shù)時認(rèn)為信號有效，否則視為無效。針對不同的輸入信號和尖峰干擾，可以設(shè)置不同的采樣時間，如圖3所示，通過設(shè)置合適的預(yù)置數(shù)D，即可濾除機械開關(guān)中的電壓波動和消除不穩(wěn)定的干擾信號。

圖3 可預(yù)置數(shù)數(shù)字濾波電路Fig.3 Digital filter circuit of preset data

2）由于信號在FPGA內(nèi)部經(jīng)過不同的連線和邏輯單元時產(chǎn)生的延時不同，同時信號的高低電平轉(zhuǎn)換也需要一定的過渡時間，因此當(dāng)芯片內(nèi)部多路信號同時變化時會出現(xiàn)毛刺信號［5］。而這些毛刺信號可能直接作用到控制電路的時鐘輸入端、清零端、置位端及質(zhì)量試驗計數(shù)端口，導(dǎo)致系統(tǒng)出錯，為避免毛刺信號產(chǎn)生及減小其對控制電路的影響，可利用D觸發(fā)器鎖存法、冗余項消除法、采樣法、吸收法［6］、VHDL語言描述法、單進程Moore狀態(tài)機等方法消除毛刺信號。

圖4 改進前電流放電波形Fig.4 Waveform of discharge current before improving circuit

圖5 改進后電流放電波形Fig.5 Waveform of discharge current after improving circuit

3 結(jié) 論

電磁兼容設(shè)計是保證是保證試驗系統(tǒng)安全、穩(wěn)定工作的重要因素。參照實際的電磁環(huán)境，采用了隔離、濾波、退耦、建立遲滯回路和FPGA內(nèi)部濾波電路等多種方式，并經(jīng)過多次測試和改進，實現(xiàn)了試驗系統(tǒng)的長期穩(wěn)定可靠工作，圖4和圖5分別為改進前后脈沖電容放電波形，比照其結(jié)果，從圖中可明顯看到改進后放電電流更大（放電電流變比為1000A: 1V），且波形更為平滑。

［1］李小亮，董雪峰.脈沖電容器質(zhì)量試驗及其電路中元件參數(shù)的確定［J］.電子設(shè)計工程，2011（3）:172-175.

［2］張惠國，王曉玲，唐玉蘭，等.一種用于FPGA配置的抗干擾維持電路［J］.電子學(xué)報，2011（5）:1169-1173.

［3］李鵬，何文忠.開關(guān)電源電磁干擾濾波器設(shè)計［J］.激光與紅外，2007（1）:79-81.

［4］衛(wèi)兵，卿燕玲，關(guān)永超，等.測量低頻大電流的自積分羅氏線圈設(shè)計［J］.強激光與粒子束，2010（9）:2227-2231.

［5］李濤，高楊英，韓力.FPGA在惡劣電磁環(huán)境下的抗干擾設(shè)計［J］.電子工程師，2004（6）:38-40.

［6］馬利，馬技，牛斌.基于FPGA的光電編碼器電路抗干擾設(shè)計［J］.遼寧大學(xué)學(xué)報:自然科學(xué)版，2010（3）:244-247.

EMC design of control system of test device of impulse capacitor

LI Xiao-liang，DONG Xue-feng
（Huanghe Science&Techonology College，Zhengzhou 450063，China）

EMC is a necessary factor to be considered in the design&development phase of the test device of impulse capacitor.By using the electromagnetic design of filter，signal isolation，denoising，a threshold adjustment circuit，and according to the characteristics of FPGA，from the internal and external of FPGA chip to improve the anti-interference ability of the whole control system，we realizes the electromagnetic compatibility design，and ensure that the platform is stable and reliable work.

impulse capacitor；FPGA；EMC；anti-interference

TN97

A

1674－6236（2016）04-0134-03

2015-04-16 稿件編號：201504168

鄭州市光電信息技術(shù)及應(yīng)用重點實驗室項目（114PYFZX505）。

李小亮（1983—），男，河南濟源人，碩士，講師。研究方向：電子通信系統(tǒng)。