沈?qū)W鋒

（1.中國(guó)石油大學(xué)（華東）勝利學(xué)院，山東 東營(yíng)　257061；2.中國(guó)石油大學(xué)（華東）信息與控制工程學(xué)院，山東 東營(yíng)　257061）

基于改進(jìn)延遲鎖相環(huán)的高速低抖動(dòng)時(shí)鐘電路的開發(fā)與設(shè)計(jì)

沈?qū)W鋒1，2

（1.中國(guó)石油大學(xué)（華東）勝利學(xué)院，山東 東營(yíng)257061；2.中國(guó)石油大學(xué)（華東）信息與控制工程學(xué)院，山東 東營(yíng)257061）

文中針對(duì)傳統(tǒng)時(shí)鐘產(chǎn)生電路精度低且抖動(dòng)大的問題，開發(fā)與設(shè)計(jì)了一種基于改進(jìn)延遲鎖相環(huán)的時(shí)鐘電路。電路仿真結(jié)果表明，當(dāng)輸入時(shí)鐘信號(hào)頻率為20～150 MHz時(shí)，輸出時(shí)鐘信號(hào)占空比穩(wěn)定在（50±0.15）%，時(shí)鐘抖動(dòng)在0.8 ps之內(nèi)，不僅實(shí)現(xiàn)了精度的增大，且還具有低抖動(dòng)的功能，滿足了高速高精度 ADC轉(zhuǎn)換器的時(shí)鐘要求。

高速模數(shù)轉(zhuǎn)換器；延遲鎖相環(huán)；時(shí)鐘電路；高精度低抖動(dòng)

對(duì)于高速模/數(shù)轉(zhuǎn)換器（ADC）轉(zhuǎn)換器而言，采樣頻率與時(shí)鐘頻率相關(guān)。隨著ADC轉(zhuǎn)換器往高速度，高精度方向發(fā)展，采樣時(shí)鐘的穩(wěn)定性變得更加重要［1-4］。傳統(tǒng)的時(shí)鐘電路采用普通鎖相環(huán)（PLL）或由壓控延遲線，用于相位調(diào)整控制信號(hào)生成的電荷泵以及檢測(cè)輸入信號(hào)相位差的鑒相器［5-6］組成的延遲鎖相環(huán)來組成時(shí)鐘電路。前者由于相位累積以及由壓控振蕩器（VCO）產(chǎn)生的噪聲而精度較低，后者在對(duì)時(shí)鐘頻率精度調(diào)整時(shí)需要控制電荷泵的匹配，且調(diào)整過程中也會(huì)對(duì)上升沿和下降沿產(chǎn)生干擾，使時(shí)鐘產(chǎn)生較大的抖動(dòng)。

為了設(shè)計(jì)高速低抖動(dòng)時(shí)鐘電路，本文在對(duì)由一般延遲鎖相環(huán)［7-9］所構(gòu)成的時(shí)鐘電路進(jìn)行深入探究的基礎(chǔ)上，針對(duì)其存在的不足，提出了一種新的時(shí)鐘電路設(shè)計(jì)方法：首先是將傳統(tǒng)延遲鎖相環(huán)中的鑒相器替換為基于RS鎖存器的鑒相器來進(jìn)行相位檢測(cè)，其利用輸入信號(hào)經(jīng)過延遲電路后與自身相與產(chǎn)生窄脈沖，然后窄脈沖經(jīng)過延遲電路后與自身相與并取反得到一個(gè)寬脈沖信號(hào)，通過這一脈沖信號(hào)來追蹤信號(hào)的相位差，并鎖定時(shí)鐘的上升沿和下降沿，消除了傳統(tǒng)鑒相器由于邏輯元件以及反饋回路延遲導(dǎo)致的鑒相失真，且降低了電路設(shè)計(jì)難度。其次用連續(xù)時(shí)間積分器取代了原來的電荷泵，避免了由于電荷泵失配以及開關(guān)引起的誤差，生產(chǎn)受工藝參數(shù)影響等導(dǎo)致的誤差而使精度更高，滿足高速高精度模數(shù)轉(zhuǎn)換器的時(shí)鐘要求。

1　高速低抖動(dòng)時(shí)鐘電路

1.1時(shí)鐘抖動(dòng)對(duì)高速模數(shù)轉(zhuǎn)換器的影響

時(shí)鐘產(chǎn)生抖動(dòng)（jitter）會(huì)使發(fā)生抖動(dòng)的時(shí)鐘信號(hào)與未發(fā)生抖動(dòng)的時(shí)鐘信號(hào)在時(shí)域上存在偏差，從而使模數(shù)轉(zhuǎn)換器的采樣頻率發(fā)生紊亂，最終導(dǎo)致模數(shù)轉(zhuǎn)換器采樣的不穩(wěn)定性［10］，使輸出信號(hào)存在頻譜毛刺，導(dǎo)致誤碼率上升，限制數(shù)據(jù)結(jié)構(gòu)傳輸效率。隨著輸入時(shí)鐘信號(hào)頻率的不斷增高，由時(shí)鐘抖動(dòng)而引起的噪聲也逐漸從小頻率下的可忽略噪聲變換到在高頻率下占主導(dǎo)地位而不可忽略，使信噪比（SNR）變小，降低了模數(shù)轉(zhuǎn)換的精度。

1.2高速低抖動(dòng)時(shí)鐘電路系統(tǒng)結(jié)構(gòu)

文中在傳統(tǒng)延遲鎖相環(huán)上改進(jìn)的延遲鎖相環(huán)基礎(chǔ)上設(shè)計(jì)的時(shí)鐘電路，其系統(tǒng)結(jié)構(gòu)圖如圖1所示。其功能為對(duì)外部輸入時(shí)鐘信號(hào)，當(dāng)其占空比不為50%時(shí)，對(duì)其占空比進(jìn)行調(diào)整并穩(wěn)定為50%。由圖1可看到，該電路主要分為4個(gè)部分。1）是時(shí)鐘緩沖放大器電路（Clock buffer），其主要功能是將小擺幅差分輸入時(shí)鐘信號(hào)轉(zhuǎn)換為時(shí)鐘方波；2）是時(shí)鐘選擇電路（Clock path select），其功能是對(duì)輸入時(shí)鐘信號(hào)的占空比進(jìn)行判斷，當(dāng)占空比為50%時(shí)，不用調(diào)整，若不為50%時(shí)，調(diào)整為50%。3）是占空比調(diào)整電路（DCS），即對(duì)輸入時(shí)鐘信號(hào)進(jìn)行調(diào)整；4）是非交疊時(shí)鐘產(chǎn)生電路（Nonoverlapping clock），產(chǎn)生滿足不同模數(shù)轉(zhuǎn)換器的時(shí)鐘信號(hào)。

圖1　時(shí)鐘電路系統(tǒng)結(jié)構(gòu)圖

其工作原理為：首先，外部輸入時(shí)鐘信號(hào)經(jīng)過時(shí)鐘緩沖放大器電路從小幅度差分信號(hào)轉(zhuǎn)換為方波信號(hào)，然后時(shí)鐘選擇電路對(duì)外部時(shí)鐘信號(hào)占空比進(jìn)行判斷，當(dāng)占空比為50%時(shí)，時(shí)鐘選擇電平V0對(duì)時(shí)鐘選擇電路輸出控制信號(hào)VEN使占空比調(diào)整電路不工作，同時(shí)閉合S1，輸入時(shí)鐘信號(hào)直接到達(dá)非交疊時(shí)鐘產(chǎn)生電路，產(chǎn)生滿足不同模數(shù)轉(zhuǎn)換器的時(shí)鐘信號(hào)。

當(dāng)占空比不為50%時(shí)，時(shí)鐘選擇電平V0對(duì)時(shí)鐘選擇電路輸出控制信號(hào)VEN使占空比調(diào)整電路開始工作，同時(shí)斷開S1，輸入時(shí)鐘信號(hào)進(jìn)入占空比調(diào)整電路，調(diào)整占空比。當(dāng)輸出信號(hào)VOUT占空比達(dá)到50%時(shí)，占空比調(diào)整電路環(huán)路鎖定，輸出控制信號(hào)Vg使S2閉合，輸出信號(hào)進(jìn)入非重疊時(shí)鐘產(chǎn)生電路，產(chǎn)生滿足不同模數(shù)轉(zhuǎn)換器的時(shí)鐘信號(hào)。

2　占空比調(diào)整電路

占空比調(diào)整電路是時(shí)鐘電路中最核心的部分，其關(guān)系到整個(gè)時(shí)鐘系統(tǒng)的速度及精度。如圖1所示，占空比調(diào)解電路由基于RS鎖存器的鑒相器，延遲電路，和基于積分器的占空比檢測(cè)電路組成。其工作原理為：首先，外部輸入信號(hào)從鑒相器輸入，接著轉(zhuǎn)變成跟相位差成正比例關(guān)系的時(shí)鐘信號(hào)從鑒相器輸出并形成延遲電路的控制電壓。接著延遲電路在控制電壓的控制下不斷調(diào)節(jié)時(shí)鐘信號(hào)的上升沿與下降沿的延時(shí)，直到輸出時(shí)鐘信號(hào)占空比為50%，此時(shí)RS鎖存器鎖定輸出時(shí)鐘信號(hào)。三者協(xié)調(diào)共存，形成一個(gè)動(dòng)態(tài)平衡。

2.1基于RS鎖存器的鑒相器

圖2所示為基于RS鎖存器的鑒相器，其中VIN為輸入時(shí)鐘，VCDL為調(diào)整信號(hào)。原輸入信號(hào)進(jìn)入鑒相器之后分成兩個(gè)支路，其中一路經(jīng)過延遲電路后與另一路信號(hào)相與取反得到一個(gè)窄脈沖信號(hào)V1，此時(shí)V1的下降沿與VIN的上升沿正好處在同一時(shí)間節(jié)點(diǎn)上，這可檢測(cè)原信號(hào)的上升沿，并通過調(diào)整上升沿來調(diào)整信號(hào)的占空比，不僅有利于降低電路的復(fù)雜性，且有利于降低時(shí)鐘的抖動(dòng)。同時(shí)V1經(jīng)過延遲電路后形成調(diào)整信號(hào)VCDL，VCDL經(jīng)過延遲電路后與自身相與取反得到寬脈沖信號(hào)V2，此時(shí)V2下降沿與VCDL上升沿在時(shí)域上相對(duì)齊。最后，V1和V2通過RS鎖存器得到了反映輸入信號(hào)VIN與調(diào)整信號(hào)VCDL相位差的輸出信號(hào)VOUT。電路的瞬態(tài)仿真結(jié)果，如圖3所示。

圖2　基于RS鎖存器的鑒相器圖

圖3　鑒相器時(shí)序圖

當(dāng)V1和V2的延時(shí)為T/2時(shí)，鑒相器產(chǎn)生與VIN和VCDL相位差成線性比例的脈沖信號(hào)，信號(hào)占空比為50%。

2.2基于積分器的占空比檢測(cè)電路

傳統(tǒng)延遲鎖相環(huán)通過電荷泵來消除相位失調(diào)。首先，這要求電荷泵的失配度較小。其次，電荷泵制造過程中也極易受工藝參數(shù)影響［11-13］。所以，文中采用基于聯(lián)系積分器的占空比檢測(cè)電路，其電路結(jié)構(gòu)如圖4所示。

圖4　RC積分器占空比檢測(cè)電路

其中Vb為參考電壓，VOUT為鑒相器輸出電壓，Vback為檢測(cè)電路的輸出電壓。MP1和MN1形成共源放大器，隔離和緩沖積分器輸出信號(hào)。在此，為了使整個(gè)電路能穩(wěn)定運(yùn)行，在單周期內(nèi)占空比50%時(shí)，Vback在一個(gè)周期內(nèi)的凈變化量必須為零，因此取Vb=（VSS+VDD）/2。

當(dāng)信號(hào)一進(jìn)入積分器，積分器并未立即工作，此時(shí)積分電容C2下極板為高電平，P型晶體管MP1處于截止?fàn)顟B(tài)，信號(hào)到輸出節(jié)點(diǎn)之間的連接被斷開，輸出信號(hào)Vback為零。隨后積分器開始對(duì)輸入信號(hào)進(jìn)行積分，當(dāng)輸入信號(hào)占空比不為50%時(shí)，積分器輸出信號(hào)為三角波，其上升時(shí)間與下降時(shí)間不相同。積分器輸出信號(hào)通過共源放大器形成控制信號(hào)，通過延遲電路調(diào)節(jié)電容的放電時(shí)間，控制延遲，不斷調(diào)節(jié)兩輸入信號(hào)的延遲差，直到積分器輸出信號(hào)占空比穩(wěn)定在50%。

3　電路仿真

文中對(duì)所設(shè)計(jì)的時(shí)鐘電路進(jìn)行仿真，仿真結(jié)果如圖5和6所示。由圖5可看出，當(dāng)輸入時(shí)鐘信號(hào)頻率為80 MHz時(shí)，時(shí)鐘電路在80 ns內(nèi)就將輸入時(shí)鐘信號(hào)占空比調(diào)整為50%。圖6（a）和（b）分別為輸入時(shí)鐘頻率為120 MHz時(shí)，輸入占空比分別為10%和90%時(shí)，調(diào)整為占空比等于50%的過程。圖7為輸出時(shí)鐘信號(hào)的占空比和抖動(dòng)隨輸入頻率變化關(guān)系。文中在20～150 MHz之間取11個(gè)頻率節(jié)點(diǎn)進(jìn)行仿真實(shí)驗(yàn)，并記錄下每次得到的輸出時(shí)鐘信號(hào)的占空比跟抖動(dòng)。圖中數(shù)據(jù)顯示，輸入時(shí)鐘信號(hào)在20～150 MHz之間時(shí)，輸出時(shí)鐘信號(hào)占空比穩(wěn)定在 （50±0.15）%以內(nèi)，且隨著輸入時(shí)鐘信號(hào)頻率的增大，輸出時(shí)鐘信號(hào)抖動(dòng)逐步減小，當(dāng)頻率高達(dá)120 MHz時(shí)，抖動(dòng)接近為零，最大抖動(dòng)也小于0.8 ps。與傳統(tǒng)時(shí)鐘電路相比，該時(shí)鐘電路能調(diào)節(jié)的輸入時(shí)鐘信號(hào)占空比范圍更大，鎖定時(shí)間更短，且能夠抑制時(shí)鐘抖動(dòng)，尤其是在高頻時(shí)，其時(shí)鐘信號(hào)抖動(dòng)更接近為零。

圖5　時(shí)鐘穩(wěn)定輸出波形

圖6　120 MHz，輸入占空比為（a）10%和（b）90%調(diào)整結(jié)果

圖7　輸出時(shí)鐘抖動(dòng)和占空比隨采樣頻率變化曲線

4　結(jié)束語

文中在傳統(tǒng)延遲鎖相環(huán)的基礎(chǔ)上，針對(duì)傳統(tǒng)時(shí)鐘電路的不足，同時(shí)為了滿足高速高精度ADC的要求，開發(fā)與設(shè)計(jì)了由改進(jìn)延遲鎖相環(huán)所組成的高速低抖動(dòng)時(shí)鐘電路，將原來延時(shí)鎖相環(huán)中的鑒相器與電荷泵替換為基于RS鎖存器的鑒相器以及連續(xù)積分器占空比檢測(cè)電路。仿真結(jié)果表明，當(dāng)輸入時(shí)鐘信號(hào)頻率為80 MHz時(shí)，時(shí)鐘電路在80ns內(nèi)就將輸入時(shí)鐘信號(hào)占空比調(diào)整為50%，并在輸入時(shí)鐘信號(hào)頻率為20～150 MHz時(shí)，輸出時(shí)鐘信號(hào)占空比穩(wěn)定在（50±0.15）%，時(shí)鐘抖動(dòng)在0.8 ps之內(nèi)，不僅實(shí)現(xiàn)了精度的增大，且還具有低抖動(dòng)的功能，滿足了高速高精度ADC轉(zhuǎn)換器的時(shí)鐘要求。

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Development and design of high-speed and low-jitter clock circuit based on improved delayedPLL

SHEN Xue-feng1，2
（1.Shengli College China University of Petroleum，Dongying 257061，China；2.Information and Control Engineering，China University of Petroleum，Dongying 257061，China）

In this paper，a clock generating circuit based on the improved PLL clock circuit is developed and designedfor the low precision and high jitter of the traditional clock circuit.And the circuit simulation results show that when the input clock signal frequency is 20 MHz to 150 MHz，the output clock signal duty cycle stabilizer in（50±0.15）%，and clock jitter is under 0.8 ps.It not only achieve increased accuracy，but also has low shake function，to meet the high-speed high-precision ADC converter clock requirements.

High-speed ADC；delay locked loop；clock circuit；high-precision；low-jitter

TP

A

1674-6236（2016）09-0048-03

2015-12-23稿件編號(hào)：201512228

中央高?；究蒲袠I(yè)務(wù)費(fèi)專項(xiàng)資金資助（15CX02103A）

沈?qū)W鋒（1973—），女，山東淄博人，碩士，講師。研究方向：電力系統(tǒng)及其自動(dòng)化。