張艷飛,謝長(zhǎng)生,匡晨光(.中國(guó)電子科技集團(tuán)公司第58研究所,江蘇無錫4035; .無錫中微億芯有限公司,江蘇無錫407)

FPGA芯片時(shí)鐘架構(gòu)分析

張艷飛1,謝長(zhǎng)生2,匡晨光2
(1.中國(guó)電子科技集團(tuán)公司第58研究所,江蘇無錫214035; 2.無錫中微億芯有限公司,江蘇無錫214072)

FPGA設(shè)計(jì)中時(shí)鐘信號(hào)的設(shè)計(jì)與處理是保證系統(tǒng)穩(wěn)定工作的重要組成部分,隨著FPGA器件規(guī)模的不斷增大,集成度不斷提高,多時(shí)鐘域管理、時(shí)鐘延遲、時(shí)鐘信號(hào)完整性和相位偏移等已成為影響FPGA設(shè)計(jì)的關(guān)鍵因素.結(jié)合微電子電路相關(guān)知識(shí),針對(duì)Xilinx公司的Virtex4系列芯片,詳細(xì)分析其時(shí)鐘架構(gòu)及時(shí)鐘資源的特性.針對(duì)FPGA時(shí)鐘設(shè)計(jì)的典型應(yīng)用情況,從芯片角度給出了時(shí)鐘設(shè)計(jì)與使用的一些技巧和建議.

現(xiàn)場(chǎng)可編程門陣列;時(shí)鐘架構(gòu);時(shí)鐘管理

1　引言

隨著FPGA(Field Programmable Gate Array)器件規(guī)模的不斷增大,集成度不斷提高,在高密度FPGA中時(shí)鐘信號(hào)的分布質(zhì)量越來越重要[1],多時(shí)鐘域管理、時(shí)鐘延遲、時(shí)鐘信號(hào)完整性和相位偏移等已成為影響FPGA設(shè)計(jì)的關(guān)鍵因素[2].因此在設(shè)計(jì)中使用高性能的集成時(shí)鐘管理模塊、高性能的時(shí)鐘樹結(jié)構(gòu)很有必要.本文結(jié)合微電子電路相關(guān)知識(shí),針對(duì)Xilinx公司的Virtex4系列芯片,詳細(xì)分析其時(shí)鐘架構(gòu)及資源的特性,從芯片角度給出了時(shí)鐘設(shè)計(jì)與使用的相關(guān)技巧和建議.

2　FPGA芯片時(shí)鐘結(jié)構(gòu)

FPGA中的時(shí)鐘系統(tǒng)是由時(shí)鐘輸入/輸出模塊、集成時(shí)鐘管理模塊、時(shí)鐘樹組成的.它完成了FPGA中時(shí)鐘的輸入、輸出、傳輸、時(shí)鐘使能/禁止、時(shí)鐘切換、分頻/倍頻、相位調(diào)節(jié)等用戶所需要的時(shí)鐘功能,為FPGA中各個(gè)模塊如DSP、BRAM等提供工作時(shí)鐘.時(shí)鐘輸入/輸出模塊完成外部時(shí)鐘的輸入以及將內(nèi)容時(shí)鐘送往FPGA外部,時(shí)鐘管理模塊(DCM和PLL)用來調(diào)整全局時(shí)鐘的頻率和相位,時(shí)鐘樹將時(shí)鐘分布到芯片上所有時(shí)鐘負(fù)載處.高性能的時(shí)鐘管理模塊和時(shí)鐘樹、時(shí)鐘輸入/輸出模塊也保證了系統(tǒng)工作所需要的時(shí)鐘性能指標(biāo)和穩(wěn)定性.

3　Virtex4時(shí)鐘資源

Virtex4芯片的時(shí)鐘分為全局時(shí)鐘資源和區(qū)域時(shí)鐘資源,其資源組成如圖1所示.

全局時(shí)鐘是一種專用互連網(wǎng)絡(luò),是專為覆蓋FPGA中各種資源的所有時(shí)鐘輸入設(shè)計(jì)的.這些網(wǎng)絡(luò)的設(shè)計(jì)旨在降低歪斜、占空比失真和功耗并提高抖動(dòng)容限.全局時(shí)鐘資源主要集中在芯片中間列,中間列分布著BUFG(Global Clock Buffer)、GC(Global Clocking Port)、DCM(Digital Clock Managers)、PMCD (Phase-Matched Clock Dividers)等全局時(shí)鐘資源.

區(qū)域時(shí)鐘資源是在IOB(Input/Output Block)、GC周圍分布有BUFIO(I/O Clock Buffer)、BUFR (Regional Clock Buffer)等時(shí)鐘資源.區(qū)域時(shí)鐘每個(gè)時(shí)鐘區(qū)域有2個(gè)BUFIO、2個(gè)BUFR和4個(gè)CCIO(Clock Capable I/O)輸入管腳.區(qū)域時(shí)鐘可以驅(qū)動(dòng)相鄰區(qū)域中的區(qū)域時(shí)鐘樹.通過對(duì)區(qū)域時(shí)鐘緩沖器BUFR編程可對(duì)時(shí)鐘頻率以1到8的任意整數(shù)進(jìn)行分頻(另包括一個(gè)不分頻直通通道),這一功能與IOB中的可編程串行器/解串器配合,使源同步系統(tǒng)無需使用附加邏輯資源即可跨越不同時(shí)鐘域[3].

圖1　 Virtex4芯片時(shí)鐘資源組成

為了方便時(shí)鐘控制,每個(gè)Virtex4器件分成若干個(gè)時(shí)鐘區(qū)域(clock region).區(qū)域數(shù)因器件大小而異,從最小器件的8個(gè)區(qū)域到最大器件的24個(gè)區(qū)域[3],圖2中灰色部分為不同的時(shí)鐘區(qū)域,在時(shí)鐘區(qū)域內(nèi)還包含有DCM、BUFR等時(shí)鐘資源.

圖2　 Virtex4芯片時(shí)鐘資源布局

4　時(shí)鐘架構(gòu)中的典型用例分析

在FPGA設(shè)計(jì)中,為了成功地操作,可靠的時(shí)鐘是非常關(guān)鍵的.設(shè)計(jì)不良的時(shí)鐘在極限的溫度、電壓或制造工藝的偏差情況下將導(dǎo)致錯(cuò)誤的行為.FPGA全局時(shí)鐘路徑需要專用的時(shí)鐘緩沖和驅(qū)動(dòng),具有最小偏移和最大扇出能力.FPGA設(shè)計(jì)時(shí),最好的時(shí)鐘方案是由專用的全局時(shí)鐘輸入引腳驅(qū)動(dòng)的單個(gè)主時(shí)鐘,去控制設(shè)計(jì)項(xiàng)目中的每一個(gè)觸發(fā)器.只要可能就應(yīng)盡量在設(shè)計(jì)項(xiàng)目中采用全局時(shí)鐘,因?yàn)閷?duì)于一個(gè)設(shè)計(jì)項(xiàng)目來說,全局時(shí)鐘是最簡(jiǎn)單和最可預(yù)測(cè)的時(shí)鐘.以下兩個(gè)時(shí)鐘用例是FPGA設(shè)計(jì)中通常使用的時(shí)鐘情況.

4.1GC到CLB等模塊的時(shí)鐘布線

FPGA設(shè)計(jì)中經(jīng)常使用的案例是外部時(shí)鐘從全局時(shí)鐘輸入PIN到達(dá)芯片內(nèi)部的邏輯資源.在Virtex4器件中,以到達(dá)芯片右側(cè)資源為例,如圖3時(shí)鐘從全局時(shí)鐘管腳GC輸入,通過BUFG到達(dá)GCLK全局時(shí)鐘網(wǎng)絡(luò),其中BUFG驅(qū)動(dòng)32根全局時(shí)鐘網(wǎng)絡(luò),該時(shí)鐘網(wǎng)絡(luò)縱貫芯片上下部.通過32選1的選擇器將時(shí)鐘轉(zhuǎn)換為HCLK,根據(jù)設(shè)計(jì)需要進(jìn)入CLB、BRAM、IO等資源模塊,其中HCLK橫向?yàn)椴罘謧鬏?進(jìn)入CLB等模塊前轉(zhuǎn)換為單端時(shí)鐘信號(hào).對(duì)于一個(gè)設(shè)計(jì)良好的時(shí)鐘路徑,電阻性的時(shí)鐘線在驅(qū)動(dòng)它自身電容、走線電容和時(shí)鐘負(fù)載電容的RC延遲往往能夠達(dá)到1 ns左右,如果時(shí)鐘隨意走線,那么可能在接近和遠(yuǎn)離時(shí)鐘源處的時(shí)鐘產(chǎn)生1 ns的時(shí)鐘歪斜,它往往和系統(tǒng)時(shí)鐘周期相比擬,因此時(shí)鐘分布系統(tǒng)必須仔細(xì)設(shè)計(jì),以使時(shí)鐘輸入和各個(gè)時(shí)鐘負(fù)載之間的飛行時(shí)間相等,如圖3所示的魚骨型時(shí)鐘結(jié)構(gòu).

圖3　 GC到CLB等時(shí)鐘走線

4.2CCIO到CLB等模塊的時(shí)鐘走線

為了更好地滿足數(shù)據(jù)在芯片之間的傳輸,采用源同步設(shè)計(jì)方案時(shí),需使用FPGA芯片中的IO時(shí)鐘系統(tǒng).源同步時(shí)鐘系統(tǒng)實(shí)現(xiàn)上如圖4所示,時(shí)鐘從CCIO引腳輸入,通過BUFR到達(dá)HCLK長(zhǎng)線,其后的時(shí)鐘網(wǎng)絡(luò)也是采用魚骨型時(shí)鐘結(jié)構(gòu),通過HCLK_Driver模塊驅(qū)動(dòng)輸出到CLB、BRAM、IOB等模塊.整個(gè)路徑上時(shí)鐘延遲約1.5 ns,時(shí)鐘路徑SKEW約0.4 ns,可以滿足400 MHz時(shí)鐘傳輸需求.

圖4　 CCIO到CLB等時(shí)鐘走線

5　總結(jié)

FPGA設(shè)計(jì)中時(shí)鐘信號(hào)的設(shè)計(jì)與處理是保證系統(tǒng)穩(wěn)定工作的重要組成部分,一些復(fù)雜設(shè)計(jì)中需要很多時(shí)鐘資源,Virtex4系列時(shí)鐘資源包含全局時(shí)鐘和區(qū)域時(shí)鐘,全局時(shí)鐘包括GC、DCM、PMCD等資源.全局時(shí)鐘網(wǎng)絡(luò)要靠BUFG驅(qū)動(dòng),將時(shí)鐘信號(hào)放在時(shí)鐘樹上,保證到整個(gè)芯片的任意一個(gè)觸發(fā)器是電延時(shí)等長(zhǎng)的,可以減小時(shí)鐘偏差.區(qū)域時(shí)鐘包括CCIO、BUFR等資源,區(qū)域時(shí)鐘網(wǎng)絡(luò)靠BUFR驅(qū)動(dòng),只在本時(shí)鐘區(qū)域和相鄰時(shí)鐘區(qū)域中使用,實(shí)現(xiàn)源同步.

[1]張振.FPGA內(nèi)數(shù)字時(shí)鐘管理模塊的研究[D].西安:西安電子科技大學(xué),2014.1-65.

[2]封彥彪,劉興春.基于Xilinx FPGA的時(shí)鐘管理設(shè)計(jì)與實(shí)現(xiàn)[J].電子測(cè)量技術(shù),2010,33(10)∶52-55.

[3]Virtex-4 FPGA User Guide[EB/OL].http∶//www.xilinx.com.

Clock Architecture Analysis of FPGA Chip

ZHANG Yanfei1,XIE Changsheng2,KUANG Chenguang2
(1.China Electronics Technology Group Corporation No.58 Research Institute,Wuxi 214035,China; 2.East Technologies Inc.,Wuxi 214072,China)

In the FPGA design,the design and processing of the clock signal is an important part of the stability of the system.With the increasing size and integration level of FPGA devices,multi-clock domain management,clock delay, clock signal integrity and phase offset have become the key factors affecting FPGA design.The article presents a detailed analysis of the clock architecture and resource characteristics of the Virtex4 series chip of Xilinx Company.By referring the typical application of FPGA clock design,some tips and suggestions on clock design and usages are given.

FPGA;clock architecture;clock management

TN402

A

1681-1070(2016)06-0028-03

2016-1-26

張艷飛(1981-),女,黑龍江佳木斯人,現(xiàn)就職于中國(guó)電子科技集團(tuán)公司第58研究所,研究方向?yàn)镕PGA芯片設(shè)計(jì).