王悅凱，馬游春，丁　寧

（中北大學電子測試國家重點實驗室儀器科學與動態(tài)測試教育部重點實驗室，太原030051）

基于MRAM+Flash的多路采集存儲系統(tǒng)*

王悅凱，馬游春*，丁寧

（中北大學電子測試國家重點實驗室儀器科學與動態(tài)測試教育部重點實驗室，太原030051）

為了實現(xiàn)飛行數(shù)據(jù)采集中在負延時測試，設(shè)計了一種以MRAM與Flash相結(jié)合的多模式存儲方式，并利用FPGA作為主控制部分的多路數(shù)據(jù)采集存儲系統(tǒng)；并對數(shù)據(jù)編碼進行了優(yōu)化。實現(xiàn)了對飛行器負延時170 ms內(nèi)的狀態(tài)監(jiān)測，為存儲測試試驗準備預留了更加充足的裝配調(diào)試時間，極大的降低了系統(tǒng)的功耗，最終成功應用于某飛行數(shù)據(jù)記錄器上。

采集存儲；負延時；低功耗；MRAM+Flash

近年來，隨著航空航天領(lǐng)域中對飛行數(shù)據(jù)記錄器的技術(shù)要求不斷提高，飛行器在數(shù)據(jù)的采集存儲中，不僅需要對觸發(fā)之后的數(shù)據(jù)進行有效的記錄，在一些特殊的場合還需要對觸發(fā)之前一段時間（負延時階段）飛行器的狀態(tài)進行有效的記錄和檢測［1-4］。另外現(xiàn)行的采集存儲系統(tǒng)在待機時長、存儲容量、對觸發(fā)信號到來前部分參數(shù)的有效記錄方面略顯不足［5-6］。因此有必要對目前廣泛應用的飛行數(shù)據(jù)記錄器在存儲模式以及功率的消耗方面進行技術(shù)改進。

本文提出了一種超長待機、大存儲容量、并帶有負延時階段記錄功能的小型化高精度采集存儲系統(tǒng)。一方面，采用MRAM與Flash相結(jié)合的存儲模式，實現(xiàn)兩種存儲介質(zhì)的優(yōu)勢互補；另一方面，將待機功耗降到 10 mAh/h，采集存儲功耗降到 90 mAh/h，與一般的飛行數(shù)據(jù)記錄系統(tǒng)的功耗為200 mAh/h～300 mAh/h相比較，極大的滿足了飛行數(shù)據(jù)記錄器對低功耗的要求。

1　總體設(shè)計方案

采集存儲系統(tǒng)的主要設(shè)計框圖如圖1所示，主要由采集存儲器、電池、上位機等模塊組成［7-9］。采集存儲器及電池被封裝在具有高抗沖擊性能的結(jié)構(gòu)殼體中；采集存儲器實現(xiàn)對飛行參數(shù)（包括觸發(fā)信號到來前的參數(shù)，由MRAM進行存儲；觸發(fā)信號后采集到的參數(shù)，由Flash存儲）的采集存儲。上位機用來對采集存儲系統(tǒng)進行參數(shù)配置、試驗數(shù)據(jù)回讀及必要的數(shù)據(jù)處理。

圖1　系統(tǒng)設(shè)計的主要框圖

項目來源：國家自然科學基金項目（61335008）

收稿日期：2015-06-29修改日期：2015-08-24

2　系統(tǒng)硬件電路設(shè)計

2.1飛行數(shù)據(jù)采集模塊

飛行數(shù)據(jù)采集模塊由AD轉(zhuǎn)換芯片MAX11048及其相應的去耦、濾波配置電路組成，設(shè)計原理圖如圖2（a）所示，MAX11048為16位6通道ADCS。其單通道采樣率可達250 kHz，小巧的封裝、高效的并行傳輸及豐富的管理模塊能夠滿足不同需求的電路設(shè)計。為實現(xiàn)高精度多通道采樣，ADC主時鐘采用FPGA主時鐘經(jīng)PLL分頻提供。ADC芯片配置采用默認的配置（模式1）。原理圖中，調(diào)理后模擬信號經(jīng)過 RC濾波整形后由 CH0～CH5進入MAX11048，F(xiàn)PGA通過控制片選信號CS、讀使能信號RD、及轉(zhuǎn)換開始開關(guān)CONVST控制ADCS高效運行。DB0-DB15為并行數(shù)據(jù)輸出接口。

圖2　AD轉(zhuǎn)換電路及其時序圖

當AD采樣時序如圖2（b），ADC六通道模擬信號全部采集一次視為一次采樣。模式1中，當CONVST上升沿到來時開始采樣，在CS為低電平，每當RD為低電平，F(xiàn)PGA從ADCS逐通道取數(shù)，6個RD周期后，CS置高，CONVST置高。準備進入下個采樣周期。

2.2MRAM+Flash架構(gòu)的負延時存儲設(shè)計

MRAM為可循環(huán)寫入的非易失性存儲器，MRAM相較于Flash等非易失性主流存儲芯片最大的優(yōu)勢在于：MRAM中存有數(shù)據(jù)時，不需要經(jīng)過擦除就可以在數(shù)據(jù)存儲位置寫入數(shù)據(jù)，在實現(xiàn)負延時等需要循環(huán)寫入數(shù)據(jù)這樣的功能時，MRAM芯片編程更為簡單且數(shù)據(jù)存儲效率更高。

串行MRAM芯片MR25H40CDC（圖3），其接口可達40 MHz的時鐘頻率，存儲空間為8個512 kbit的存儲陣列。本課題為6路信號采集存儲系統(tǒng)，系統(tǒng)一次采樣產(chǎn)生的數(shù)據(jù)量為6×16 bit。設(shè)計采樣頻率為250 kHz。計算可得系統(tǒng)負延時采集時長可達170 ms。

圖3　MR25H40原理框圖

片選端口CS，串行輸入端口SI，串行輸出端口SO和串行時鐘端口SCK構(gòu)成串行外設(shè)接口SPI總線；當CS為低電平時，內(nèi)存?zhèn)鬏旈_始；在每個CS活躍周期只執(zhí)行一條指令；在下一條指令執(zhí)行前，CS失效；SCK為串行時鐘端口，向MRAM輸入數(shù)據(jù)須在時鐘的上升沿，從存儲器輸出數(shù)據(jù)須在時鐘的下降沿。在待機延時結(jié)束，觸發(fā)信號到來之前，F(xiàn)PGA控制MR25H40將接收到的數(shù)據(jù)由串行輸入端口SI循環(huán)寫入MRAM陣列，在觸發(fā)信號到來后在MRAM寫入16 byte存儲信號標識。FPGA將觸發(fā)信號后的數(shù)據(jù)存入Flash。

大容量 Flash采用鎂光的 NANG Flash MT29F32G08AFABA，其內(nèi)部組織形式為32 Gbit× 8 bit，頁存儲空間為4 kbyte，擁有 8 bit數(shù)據(jù)接口（D7～D0）、片選引腳（CE1、CE2）、命令鎖存引腳（CLE）、地址鎖存引腳（ALE）、寫使能引腳（WE）、讀使能引腳（RE）、Flash狀態(tài)引腳（R/B1、R/B2），其與FPGA連接簡單，操作方便。

2.3電路節(jié)能設(shè)計

采集存儲電路采用兩節(jié)供電電壓為3.7 V、容量為200 mAh聚合物鋰電池串聯(lián)組成電池組作為供電電源。

為了提高采集存儲電路的續(xù)航能力，對電路的非控制部分（即數(shù)據(jù)采集、AD轉(zhuǎn)換模塊及數(shù)據(jù)存儲模塊）進行節(jié)能設(shè)計。采用電子開關(guān)ADG801作為電路非控制部分上電開關(guān)，原理圖如圖4。

FPGA通過控制信號APEN控制電子開關(guān)，在待機延時階段APEN為低電平，電子開關(guān)D端、S端處于斷開狀態(tài)；延時結(jié)束時，F(xiàn)PGA將APEN上拉為高電平，電子開關(guān)D端、S端導通；Vin=Vout，采集存儲電路非控制部分上電。系統(tǒng)處于采集狀態(tài)。

圖4　電子開關(guān)電路

3　軟件設(shè)計

采集存儲電路的主程序軟件設(shè)計主要實現(xiàn)以下功能：具有負延時的數(shù)據(jù)采集存儲；節(jié)能模式的實現(xiàn)。主程序流程圖如圖5所示。

圖5　主程序流程圖

采集存儲前，上位機可對采集存儲系統(tǒng)進行參數(shù)配置；采集存儲系統(tǒng)參數(shù)包括：延時時間（0 h～5 h）、觸發(fā)方式（斷線觸發(fā)、閾值觸發(fā)）、閾值觸發(fā)通道（1～5）等；配置參數(shù)存儲在Flash第一塊中。

采集存儲流程可細化為：①上電初始化后，采集存儲系統(tǒng)根據(jù)上位機設(shè)置的延時時間長度進入待機延時狀態(tài)；②延時結(jié)束后，系統(tǒng)非控制部分上電，系統(tǒng)處于模擬信號采集狀態(tài)，F(xiàn)PGA將逐通道采集到的數(shù)據(jù)緩存在內(nèi)置的寫數(shù)據(jù)FIFO中，同時FPGA進行FIFO半滿標志檢測；③FIFO半滿標志為0，持續(xù)寫入寫數(shù)據(jù)FIFO，寫數(shù)據(jù)FIFO半滿，則FIFO半滿標志置1；④FPGA將寫數(shù)據(jù)FIFO中數(shù)據(jù)寫入MRAM，同時進行觸發(fā)信號檢測，沒有檢測到觸發(fā)信號時，持續(xù)向MRAM寫入數(shù)據(jù)，MRAM寫滿后，后續(xù)的數(shù)據(jù)從開始覆蓋寫入MRAM，如此循環(huán)；⑤當觸發(fā)信號到來時，F(xiàn)PGA將16 byte觸發(fā)標志寫入MRAM；⑥后續(xù)的數(shù)據(jù)寫入Flash（第二塊開始）；⑦采集結(jié)束后，采集存儲電路斷電。

系統(tǒng)采樣一次產(chǎn)生的數(shù)據(jù)量為6×16 bit為便于后期數(shù)據(jù)處理，取ADCS高12 bit（DB15～DB4）+通道編號編成16 bit數(shù)據(jù)（詳見表1）作為一路數(shù)據(jù)。將6路數(shù)據(jù)作為一組數(shù)據(jù)存儲。

表1　一路數(shù)據(jù)格式

4　系統(tǒng)調(diào)試結(jié)果及分析

調(diào)試過程中，對采集存儲系統(tǒng)進行能耗測試，在延時待機狀態(tài)時，其總電流小于10 mA；進行5 h延遲待機后。開始采集后，其總電流小于100 mA。Flash寫滿所需時間為24 min。所選電池及電路節(jié)能設(shè)計能夠達到預期效果。

通過信號發(fā)生器外加頻率為250 Hz，電壓為0～4.2 V的正弦波信號。采存完成后，用上位機對數(shù)據(jù)進行回讀，數(shù)據(jù)如圖6所示。圖6（a）為負延時采集的部分數(shù)據(jù)，圖中顯示數(shù)據(jù)為16進制數(shù)據(jù)格式；觸發(fā)標志由1111 2222 3333 4444 5555 6666這6組數(shù)據(jù)組成。圖中1、3、5、7、9、b的后一位顯示數(shù)值為數(shù)據(jù)通道號。標志位前數(shù)據(jù)循環(huán)寫入數(shù)據(jù)靠近觸發(fā)信號時刻記錄的數(shù)據(jù)。標志位后數(shù)據(jù)為循環(huán)寫入數(shù)據(jù)離觸發(fā)時刻最遠數(shù)據(jù)。圖6（b）為還原后波形顯示，其波形完整。

圖6　調(diào)試結(jié)果

5　結(jié)論

本次設(shè)計的采集存儲電路實現(xiàn)了負延時功能，并通過優(yōu)化設(shè)計有效的提高了采集存儲系統(tǒng)的待機延遲時間，成功應用于某姿態(tài)數(shù)據(jù)記錄器的數(shù)據(jù)采集存儲功能。

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王悅凱（1987-），男，碩士研究生，山西，主要研究方向為測試計量技術(shù)與儀器，253229156@qq.com；

馬游春（1977-），男，副教授，江蘇，主要研究方向為測試計量技術(shù)與儀器，電子測試儀器與系統(tǒng)，879406889@qq.com。

The Design and Implementation of Multi-Channel Collection and Storage System*

WANG Yuekai，MA Youchun*，DING Ning
（National Key Laboratory for Electronic Measurement Technology，Key Laboratory of Instrumentation Science& Dynamic Measurement of Ministry of Education，North University of China，Taiyuan 030051，China）

In order to achieve the flight data acquisition in negative delay test，a multi-channel data acquisition storage system with many patterns of MRAM is designed combined with Flash storage.FPGA is used as the main control chip，and the data encoding is optimized.Negative delay is achieved within 170 ms for aircraft condition monitoring，assembly debugging time is reserved for storage test more adequate.This system reduces greatly the power consumption and it can ultimately successfully apply on a certain flight data recorder.

acquisition and storage；negative delay；low power consumption；MRAM+Flash

TP274

A

1005-9490（2016）03-0662-05

EEACC：722010.3969/j.issn.1005-9490.2016.03.031