雷超群，蘇淑靖*

（1.中北大學儀器科學與動態(tài)測試教育部重點實驗室，太原030051；2.中北大學電子測試技術重點實驗室，太原030051）

新型高速大容量雷達數(shù)據(jù)記錄器設計*

雷超群1，2，蘇淑靖1，2*

（1.中北大學儀器科學與動態(tài)測試教育部重點實驗室，太原030051；2.中北大學電子測試技術重點實驗室，太原030051）

設計了一種新型高速大容量雷達數(shù)據(jù)記錄器的設計。為了將有效速度為59 Mbyte/s的雷達回波數(shù)據(jù)流及時、可靠的存儲到記錄器中，系統(tǒng)邏輯使用了乒乓緩存技術將其分解為兩路速度為29.5 Mbyte/s的數(shù)據(jù)流并分別交叉寫入兩片F(xiàn)LASH，這樣大大減輕了單片F(xiàn)LASH操作時序的壓力。同時單片F(xiàn)LASH運用了交錯式雙平面編程和高效的無效塊管理，極大的提高了芯片的寫入速度。此數(shù)據(jù)記錄器已經通過了振動、高低溫、電磁兼容和沖擊等實驗，運行可靠穩(wěn)定，同時已經交付部隊使用。

高速存儲；MT29F16G08AJADAWP；乒乓緩存；交錯式雙平面編程

在雷達回波信號的采集存儲中，為了獲取及時、可靠、高清的數(shù)據(jù)圖像，雷達數(shù)據(jù)記錄器必須在較短的時間內存儲大量的數(shù)據(jù)［1-4］，這就對記錄器的存儲帶寬和存儲容量提出了非常高的要求。本文借助某飛行器中雷達系統(tǒng)產生的高速視頻、圖像及遙測數(shù)據(jù)，同時為了解決傳統(tǒng)的三星NAND FLASH早已停產和目前系統(tǒng)邏輯中所存在的問題［5］，提出了一種基于鎂光MT29F16G08AJADAWP型號的高速大容量數(shù)據(jù)記錄器的設計。該記錄器實現(xiàn)了實時記錄雷達回波數(shù)據(jù)，同時可以通過地面測試臺讀取記錄器中所存儲的數(shù)據(jù)，以便進行后續(xù)的相關分析。

1　系統(tǒng)組成和工作原理

系統(tǒng)由上位機、地面測試臺和數(shù)據(jù)記錄器組成，其中數(shù)據(jù)記錄器由1傳輸模塊和3路存儲模塊組成，3路存儲模塊分別負責存儲雷達回波信號中2路視頻信號和1路圖像信號，其內部組成如圖1所示。

該記錄器實現(xiàn)了對2路視頻信號，1路圖像信號進行實時記錄并分別存儲在3個存儲模塊中，3個存儲模塊使用了相同的電路結構。視頻及圖像數(shù)據(jù)輸入模塊分別采用變壓器和光耦來隔離雷達系統(tǒng)發(fā)來的啟動控制信號和測試臺主控卡發(fā)出的請求信號、片選信號和讀寫信號。其中隔離變壓器的設計使系統(tǒng)的輸入與輸出之間絕緣［6］，提高了系統(tǒng)的抗干擾能力。LVDS信號進入存儲模塊后，通過電纜均衡器恢復，到達解串芯片，根據(jù)解串時FPGA給出的參考時鐘，將并行數(shù)據(jù)暫存入FPGA內部FIFO中。經過內部的乒乓緩存操作［7］，通過FPGA內部時序控制最后送入兩片F(xiàn)LASH中進行存儲。

項目來源：國家自然科學基金重點項目（51275491）

收稿日期：2015-03-31修改日期：2015-05-15

記錄器有指令控制接口和高速讀數(shù)接口。采用RS-422接口發(fā)送芯片DS26C31完成測試臺指令的下發(fā)，包括復位、擦除、啟動記錄和讀數(shù)等命令，驗證記錄器的工作是否正常，通過RS-422接收芯片DS26C32完成記錄器回令的上傳，提高了通信的可靠性。另外，通過高速讀數(shù)接口可以快速地讀取各個存儲模塊的數(shù)據(jù)至上位機中，進行數(shù)據(jù)的后續(xù)分析與驗證。

圖1　系統(tǒng)總體設計框圖

2　系統(tǒng)邏輯設計

雷達系統(tǒng)產生兩路視頻、一路圖像的高速數(shù)據(jù)信號，每路信號的傳輸速度為60 Mbyte/s，每100 μs內平均有效數(shù)據(jù)傳輸速度為59 Mbyte/s，為了實現(xiàn)高速存儲，F(xiàn)PGA對FLASH的時序控制成為了最關鍵和最核心的問題。本設計使用了鎂光最新生產的MT29F16G08AJADAWP型FLASH芯片，該芯片單片容量為4 G，芯片由兩片（chip#1和chip#2）內存為2 G的MT29F8G08AJADAWP組成，分別由CE1和CE2選通，每個chip由2個邏輯單元構成。整個FLASH芯片由4個邏輯單元組成，這就為流水線交錯式雙平面編程提供了結構基礎。其中一個邏輯單元由兩個平面組成，一個平面由2 048塊組成，64頁組成一塊，一頁由2 kbyte構成，F(xiàn)LASH是以頁為單位讀寫，以塊為單位擦除。為了能夠實時存儲雷達系統(tǒng)產生的回波數(shù)據(jù)，整個存儲模塊必須保持最高59 Mbyte/s的有效寫入速度。本設計利用了乒乓緩存技術的面積與速度的互換原則使單芯片的有效寫入速度降低為29.5 Mbyte/s，通過運用流水線交錯式雙平面編程和高效的無效快管理，可以使單芯片的理論有效速度達到29.68 Mbyte/s，滿足我們的技術指標。其邏輯結構如圖2所示。

圖2　系統(tǒng)邏輯框圖

3　關鍵技術的研究與實現(xiàn)

3.1乒乓緩存技術的研究

本設計利用了乒乓緩存的面積與速度互換的原則實現(xiàn)了將一路的59 Mbyte/s的高速數(shù)據(jù)流分成了兩路速度為29.5 Mbyte/s較低的數(shù)據(jù)流，這樣就可以大大減輕了單片F(xiàn)LASH寫入時序的壓力。其實現(xiàn)原理如圖3所示，輸入的高速數(shù)據(jù)流通過輸入數(shù)據(jù)選擇單元將數(shù)據(jù)流等時分配到2個數(shù)據(jù)緩沖區(qū)，數(shù)據(jù)緩沖模塊為FPGA內部的雙口RAM（DPRAM），其容量大小設定為128 kbyte，正好是數(shù)據(jù)存儲到FLASH中1塊的容量。因此，這樣就可以把數(shù)據(jù)以塊為單位分別交叉存儲到2片的FLASH中。在第1個緩沖周期，高速數(shù)據(jù)流向第1個緩存模塊以59 Mbyte/s速度寫入數(shù)據(jù)，當寫到一半（即64K）時緩存模塊1開始向FLASH1中以29.5 Mbyte/s的速度寫入數(shù)據(jù)，當高速數(shù)據(jù)流寫完緩存模塊1時，F(xiàn)LASH已經寫入了32 kbit數(shù)據(jù)。在第2個緩存周期，通過輸入數(shù)據(jù)選擇單元的切換，將輸入的高速數(shù)據(jù)流緩存到數(shù)據(jù)緩沖模塊2，當寫完數(shù)據(jù)緩沖模塊2時，F(xiàn)LASH1中已經寫入了96 kbit的數(shù)據(jù)。在第3個緩沖周期通過輸入數(shù)據(jù)選擇單元的再次切換，將輸入的數(shù)據(jù)流緩存到數(shù)據(jù)緩沖模塊1，當高速數(shù)據(jù)流寫入緩存模塊1一半的容量（64 kbit）時，數(shù)據(jù)緩沖模塊1中上一次寫入的數(shù)據(jù)正好以29.5 Mbit/s的速度全部寫入了FLASH1。此時，數(shù)據(jù)從數(shù)據(jù)緩沖模塊1的起點開始再次寫入FLASH1，并以此循環(huán)。這樣就通過乒乓緩存操作，寫入FLASH1所要求的數(shù)據(jù)處理速度僅僅為輸入數(shù)據(jù)速度的1/2。同理，F(xiàn)LASH2的寫入速度也僅僅要求為高速數(shù)據(jù)流速度的一半。

圖3　乒乓緩存的實現(xiàn)原理圖

3.2流水線交錯式雙平面編程技術的研究

為實現(xiàn)單片F(xiàn)LASH寫入的平均有效速率達到29.5 Mbyte/s，F(xiàn)LASH的存儲方式起著至關重要的作用。本設計運用了交錯式雙平面編程，配合流水線操作，可以極大的的提高芯片的寫入速度。芯片寫入數(shù)據(jù)是以邏輯單元（die）為基礎的，一片F(xiàn)LASH芯片有4個邏輯單元。寫入數(shù)據(jù)的頁編程操作可分為加載操作和自動編程操作，其中自動編程操作是FLASH芯片自動完成數(shù)據(jù)從頁寄存器中寫入內部存儲單元的編程操作，等待時間的典型值為200 μs，在此期間，此邏輯單元不響應其他操作，因此自動編程時間成為約束寫入速度的瓶頸。為了突破這一瓶頸，本設計采用流水線操作，充分利用200 μs的自動編程時間完成加載操作，實現(xiàn)了時間上的復用。如圖4所示流水線操作示意圖。

圖4　流水線操作示意圖

本設計將FLASH的寫入時序配置為交錯式雙平面編程，所謂交錯式雙平面是指當寫滿同一邏輯單元中兩頁時，便一齊執(zhí)行200 μs的頁編程操作，同時開始進行另一邏輯單元的數(shù)據(jù)寫入。MT29F16G08AJADAWP芯片中的4個邏輯單元中每個邏輯單元包含了2個平面，每個平面共有2 048塊。其中，CE1中的block（2*n+0）、block（2*n+1）、block（2*n+4 096）、block（2*n+4 097）和CE2中的block（2*n+0）、block（2*n+1）、block（2*n+4 096）、block（2*n+4 097）表示MT29F16G08AJADAWP內部陣列每行的八個塊，根據(jù)n值的不同，可以把對應的八個塊命名為BLOCK n。對于單片F(xiàn)LASH，每次寫入2 kbit數(shù)據(jù)的存儲順序為：從左到右依次寫入BLOCK 0對應八個塊中的page 0，當所有page 0都存滿之后，再依次按順序寫入BLOCK 0對應所有page 1。直到寫完BLOCK 0中所有的頁，然后按照n遞增的順序依次跳入所有的BLOCK，最終實現(xiàn)了單片F(xiàn)LASH芯片MT29F16G08AJADAWP的4G存儲。

當?shù)谝粋€邏輯單元完成4K數(shù)據(jù)寫入頁寄存器后，進入200 μs的頁編程時間，在此期間依次對第2、3、4個邏輯單元開始寫頁寄存器操作，后3組完成寫頁寄存器操作的時間為：

在此時間段內完成了4 096×4 byte的寫入，故單片F(xiàn)LASH的平均寫入速度為：

因此單片MT29F16G08AJADAWP可以達到29.68 Mbit/s的存儲速度，大于要求的有效數(shù)據(jù)傳輸速度，達到了數(shù)據(jù)存儲速率與傳輸速率的匹配，可以實現(xiàn)對數(shù)據(jù)流進行正確可靠的存儲。

3.3無效塊管理

無效塊是FLASH中存在的不能正常操作的壞塊，它在NAND FLASH芯片內的位置是隨機分布的，在出廠時FLASH芯片自身的無效塊信息都被標記在每個塊第一頁的空閑區(qū)首字節(jié)上，如果該地址的數(shù)據(jù)為00h則認為是無效塊［8］。本設計要求在每次上電時先對FLASH內部所有的塊按照塊的順序進行無效塊檢測，并將無效塊信息按順序存入FPGA內部RAM中，形成無效塊緩存列表。FLASH按照無效塊列表信息執(zhí)行各種操作，即使在操作過程中出現(xiàn)新的無效塊，無效塊列表信息也能被及時地更新，進而保證了存儲器的穩(wěn)定工作。具體的管理方法如下：當chip#1中Block（2*n+0）、Block （2*n+1）、Block（2*n+4 096）、Block（2*n+4 097）和chip#2中Block（2*n+0）、Block（2*n+1）、Block（2*n+ 4 096）、Block（2*n+4 097）任何一塊為無效塊時，則認為這八塊都是無效塊直接跳過，并把chip#1中Block（2*n+0）的無效塊地址按順序依次寫入FPGA中事先建立好的RAM列表中。每次對chip#1中 Block（2*n+0）的當前塊進行讀/寫/擦除操作時，只需依次與RAM中保存的無效塊地址信息進行對比即可，如果是無效塊，只需n值加1，跳到chip#1中下一塊；如果是有效塊，則無需再對另外7塊進行校驗，可以直接對八塊進行讀取、寫入操作。這樣就節(jié)省了無效塊校驗時間，提高了數(shù)據(jù)存儲和讀取速度。

4　系統(tǒng)測試

地面測試臺發(fā)送3路數(shù)據(jù)供三個存儲模塊存儲。記錄器存儲完畢之后，通過上位機回讀存儲的3路數(shù)據(jù)，根據(jù)上位機軟件分析數(shù)據(jù)結構可知，回讀數(shù)據(jù)與模擬信號源發(fā)出的數(shù)據(jù)格式一致，未出現(xiàn)丟幀、誤碼的現(xiàn)象，實現(xiàn)了對高速LVDS模擬信號的實時、可靠存儲。由此可見，記錄器的存儲功能正常，性能指標滿足技術要求。三路回讀數(shù)據(jù)及測試結果如圖5所示。

圖5　上位機測試結果

5　結束語

本文基于新的邏輯思想和芯片設計了一種高速大容量雷達數(shù)據(jù)記錄器，用最新型號的鎂光FLASH芯片替換了已經停產的三星FLASH，使用了乒乓緩存的面積與速度互換原則大大減輕了單芯片操作時序的壓力，單片F(xiàn)LASH使用了交錯式雙平面編程和高效的無效塊管理，極大的提高了芯片的寫入速度。此數(shù)據(jù)記錄器已經通過了振動、高低溫、電磁兼容和沖擊等實驗，運行可靠穩(wěn)定，同時已經交付部隊使用。

［1］ 楊立宏.基于FLASH的紅外相機高速存儲［D］.長春：長春理工大學，2008.

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［8］ The Datasheet of MT29F16G08AJADAWP［R］.

雷超群（1990-），男，漢族，山西平遙人，碩士研究生，主要研究方向為FPGA數(shù)字信號處理技術，1395456058@qq.com；

蘇淑靖（1971-），女，漢族，山西呂梁人，副教授，碩士生導師，主要研究方向為感知與探測，信號處理，sushujing@nuc.edu.cn。

New High-Speed Large-Capacity Data Logger Designed Radar*

LEI Chaoqun1，2，SU Shujing1，2*
（1.Key Laboratory of Instrumentation Science&Dynamic Measurement，North University of China，Ministry of Education，Taiyuan 030051，China；2.Science and Technology on Electronic Test&Measurement Laboratory，North University of China，Taiyuan 030051，China）

Design of a new type of high speed large capacity radar data recorder.In order to effectively speed 59 Mbyte/s radar echo data flow timely and reliable storage to the recorder，logic system used the ping-pong cache technology to decompose the two-way speed 29.5 Mbyte/s data flow and cross write two pieces of FLASH，this greatly reduced the monolithic FLASH operation timing of pressure.And monolithic FLASH using staggered biplane type programming and efficient invalid block management greatly improves the writing speed of the chip.The data recorder has been through the vibration，high and low temperature，electromagnetic compatibility and impact experiments，stable and reliable operation，also has been delivered to the army.

high-speed storage；MT29F16G08AJADAWP；ping-pong buffer；staggered biplane programming

TN787

A

1005-9490（2016）03-0634-05

EEACC：632010.3969/j.issn.1005-9490.2016.03.026