張宇嘉，楊曉非*，姚行中

（1.華中科技大學(xué)光學(xué)與電子信息學(xué)院，武漢430074；2.第二炮兵指揮學(xué)院精確制導(dǎo)技術(shù)實(shí)驗(yàn)室，武漢430012）

基于AXI4的衛(wèi)星接收機(jī)DDR3多端口存儲(chǔ)的設(shè)計(jì)*

張宇嘉1，楊曉非1*，姚行中2

（1.華中科技大學(xué)光學(xué)與電子信息學(xué)院，武漢430074；2.第二炮兵指揮學(xué)院精確制導(dǎo)技術(shù)實(shí)驗(yàn)室，武漢430012）

針對(duì)衛(wèi)星圖像實(shí)時(shí)接收與處理系統(tǒng)提出的實(shí)際應(yīng)用需求，采用Xilinx Virtex 6系列FPGA為平臺(tái)設(shè)計(jì)了一種基于AXI4總線結(jié)構(gòu)的多端口DDR3 SDRAM存儲(chǔ)控制器。允許多模塊實(shí)時(shí)對(duì)單一DDR3存儲(chǔ)器進(jìn)行訪問，滿足現(xiàn)有系統(tǒng)中不同模塊需同時(shí)緩存各階段衛(wèi)星圖像的需求。實(shí)際功能驗(yàn)證和ChipScope采樣讀寫信號(hào)證明了系統(tǒng)的可行性與可靠性，計(jì)算得出最大傳輸帶寬達(dá)6.0 Gbit/s、最高帶寬利用率在70%～93%之間。應(yīng)用AXI4總線結(jié)構(gòu)，本多端口存儲(chǔ)控制器在高速數(shù)據(jù)讀寫系統(tǒng)中具有很高的拓展應(yīng)用價(jià)值。

存儲(chǔ)控制器；多端口；AXI4；DDR3 SDRAM；FPGA；衛(wèi)星圖像接收處理

基于FPGA的衛(wèi)星圖像實(shí)時(shí)接收與處理系統(tǒng)中，需要采用多級(jí)流水線處理模塊對(duì)衛(wèi)星圖像連續(xù)處理，流水線的每一級(jí)實(shí)現(xiàn)其中一項(xiàng)功能（例如：解擾、幀接收、包處理、解密、解壓、輻射校正等［1］），并且多級(jí)流水線大都需要使用內(nèi)存來緩存一次衛(wèi)星圖像。遙感衛(wèi)星CCD圖像巨大，片上存儲(chǔ)難以滿足需求。雖然Xilinx的Virtex 6系列開發(fā)平臺(tái)外擴(kuò)了容量較大、速度較快的DDR3 SDRAM存儲(chǔ)器，解決了存儲(chǔ)容量問題，但外擴(kuò)的DDR3 SDRAM數(shù)量有限，而且通常只有一套數(shù)據(jù)訪問端口，不能滿足多個(gè)模塊對(duì)DDR3存儲(chǔ)器的同時(shí)（或準(zhǔn)同時(shí)）訪問需求。此前的SDRAM多端口解決方案中［2-4］，較多使用NPI總線和UI接口，比如曹一江等［5］設(shè)計(jì)的基于NPI總線的片外存儲(chǔ)器通信接口IP核最大帶寬可達(dá)743 Mbit/s，但在傳輸數(shù)據(jù)單元塊減小時(shí)帶寬下降明顯；樊博等［6］使用UI接口，相對(duì)容易操作，與DDR3通信時(shí)最大帶寬可達(dá)3.8 Gbit/s，但帶寬利用率尚有待提高。以上方法結(jié)構(gòu)上較為簡(jiǎn)單直觀，但由于沒有成熟協(xié)議支持，不能很好地兼顧速度與可靠性，對(duì)主控模塊數(shù)據(jù)輸入限制性要求較多，系統(tǒng)魯棒性較弱。為解決這些問題，本文設(shè)計(jì)了基于最新的AXI4總線的多端口DDR3存儲(chǔ)控制器，完成多個(gè)模塊與DDR3間的實(shí)時(shí)通信。Xilinx在Spartan 6和Virtex 6系列FPGA中首先使用AXI4協(xié)議的知識(shí)產(chǎn)權(quán)（IP）核，并在之后的7系列FPGA中大量應(yīng)用，讓開發(fā)過程更加高效靈活，并使設(shè)計(jì)擁有更強(qiáng)的可移植性。因此，采用AXI4總線，以分時(shí)復(fù)用的方式解決多模塊同時(shí)訪問存儲(chǔ)器的問題。

項(xiàng)目來源：第二炮兵預(yù)先研究基金項(xiàng)目（EP121007）

收稿日期：2015-07-23修改日期：2015-08-18

1　系統(tǒng)設(shè)計(jì)

1.1AXI4總線

AXI4是ARM公司開發(fā)的第四代AMBA總線中新加入的一種總線協(xié)議，適合高帶寬、低延時(shí)、多部件接口。AXI4是一種多通道結(jié)合突發(fā)傳輸?shù)目偩€，允許最長(zhǎng)256位突發(fā)長(zhǎng)度的數(shù)據(jù)傳輸，擁有分離的寫地址、寫數(shù)據(jù)、寫響應(yīng)和讀地址、讀數(shù)據(jù)通道，如圖1所示。另外，這種結(jié)構(gòu)也支持非對(duì)齊數(shù)據(jù)傳輸和亂序傳輸。

圖1　AXI4總線五通道結(jié)構(gòu)圖

AXI4總線采用單向分離通道的并行體系結(jié)構(gòu)，統(tǒng)一了通道內(nèi)數(shù)據(jù)流向，降低了各信號(hào)間的耦合，可以同時(shí)進(jìn)行讀寫，大大減少了延時(shí)。AXI4總線數(shù)據(jù)傳輸過程中，地址通道握手延時(shí)2時(shí)鐘周期，讀寫命令延時(shí)1周期，在時(shí)鐘頻率為200 MHz、突發(fā)長(zhǎng)度為16的情況下，每個(gè)通道數(shù)據(jù)率理論上可達(dá)168.4 MT/s，在讀寫數(shù)據(jù)位寬256 bit時(shí)，帶寬可達(dá)5.4 Gbyte/s。比較本衛(wèi)星圖像接收處理系統(tǒng)使用的理論總帶寬6.4 Gbyte/s的DDR3存儲(chǔ)器，AXI4總線完全能夠滿足多端口控制器中每個(gè)端口的帶寬需求。通過提高時(shí)鐘頻率、增加突發(fā)長(zhǎng)度和拓寬讀寫數(shù)據(jù)位寬，還可以進(jìn)一步增加帶寬。

1.2基于AXI4總線的多端口存儲(chǔ)控制系統(tǒng)總體架構(gòu)

多端口存儲(chǔ)控制器的總體系統(tǒng)架構(gòu)如圖2所示。

圖2　系統(tǒng)架構(gòu)圖

系統(tǒng)主要由DDR3 SDRAM和MIG、AXI4互聯(lián)體、AXI4讀接口和寫接口3部分組成，各部分功能如下：

（1）DDR3 SDRAM和存儲(chǔ)接口生成器（MIG）IP核。主要負(fù)責(zé)將用戶對(duì)DDR3的讀寫請(qǐng)求轉(zhuǎn)化為DDR3能直接處理的命令，并保證DDR3穩(wěn)定可靠地工作。在DDR3工作前，需要對(duì)其初始化，而且在讀寫DDR3的過程中，除了接收讀寫請(qǐng)求并進(jìn)行譯碼外，還需完成任務(wù)調(diào)度、時(shí)序同步、自動(dòng)刷新等功能，所以，這部分電路的設(shè)計(jì)較為復(fù)雜，開發(fā)時(shí)間較長(zhǎng)［7］。為此，Xilinx提供了MIG IP核［8］，它經(jīng)過了嚴(yán)格的測(cè)試，可高效穩(wěn)定地工作，開發(fā)者只需將MIG嵌入自己的代碼中即可，大大減少了工作量。MIG 3.6版本首次提供了AXI4用戶邏輯接口，相較之前的Native和UI接口，其擁有規(guī)范的協(xié)議，提高了通用性，更適合對(duì)外擴(kuò)DDR3的多端口控制。

（2）AXI4互聯(lián)體。由于DDR3只有一套數(shù)據(jù)訪問端口，因此，MIG也只提供一套AXI4總線接口。然而，本文的一個(gè)核心問題是要求多個(gè)模塊對(duì)同一存儲(chǔ)器的不同區(qū)域進(jìn)行同時(shí)（或準(zhǔn)同時(shí)）地讀寫，AXI4互聯(lián)體可以將多個(gè)讀寫控制模塊與一個(gè)MIG相連，在其內(nèi)部完成事務(wù)仲裁，從而實(shí)現(xiàn)了單個(gè)MIG能處理多端口讀寫請(qǐng)求的功能。這樣的N-1互聯(lián)結(jié)構(gòu)是實(shí)現(xiàn)多處理模塊同時(shí)（或準(zhǔn)同時(shí)）訪問唯一的DDR3存儲(chǔ)器的基礎(chǔ)［9］。

（3）AXI4讀接口和寫接口。圖2中共有N個(gè)寫接口和N個(gè)讀接口，它們的功能是按用戶邏輯讀寫要求，生成符合AXI4協(xié)議時(shí)序的地址、控制和數(shù)據(jù)信號(hào)。由于本設(shè)計(jì)中采用分離的只讀、只寫接口，每個(gè)接口面向AXI4互聯(lián)體和用戶邏輯時(shí)只有單向的數(shù)據(jù)流，不僅精簡(jiǎn)了接口邏輯，而且提高了帶寬。讀接口和寫接口均使用雙口RAM作為緩存，用以解決可能存在的跨時(shí)鐘域問題，并能滿足衛(wèi)星數(shù)據(jù)預(yù)處理中的隨機(jī)讀寫需求。

圖2中，各模塊之間的信號(hào)流向用箭頭標(biāo)出。實(shí)心箭頭表示控制信號(hào)，空心箭頭表示地址和數(shù)據(jù)。MIG與AXI4互聯(lián)體之間、AXI4互聯(lián)體與讀接口和寫接口之間的粗空心箭頭表示這些信號(hào)符合AXI4協(xié)議。用戶邏輯將數(shù)據(jù)寫入 DDR3或從DDR3中讀出時(shí)，向讀、寫接口發(fā)出讀寫請(qǐng)求信號(hào)。讀、寫接口接到請(qǐng)求后，將用戶邏輯準(zhǔn)備在雙口RAM緩存中的數(shù)據(jù)按AXI4協(xié)議要求封裝后，發(fā)送給AXI4互聯(lián)體，或按AXI4協(xié)議要求向AXI4互聯(lián)體發(fā)送請(qǐng)求，并將AXI4提供的DDR3讀出數(shù)據(jù)解封后存入雙口RAM緩存，備用戶邏輯讀出。AXI4互聯(lián)體在收到讀、寫接口請(qǐng)求后，仲裁決定某一路信號(hào)取得當(dāng)前總線控制權(quán)，將其接入MIG的AXI4用戶邏輯接口，最終由MIG完成直接控制DDR3讀寫的任務(wù)。

2　設(shè)計(jì)實(shí)現(xiàn)中的關(guān)鍵問題

2.1讀接口和寫接口模塊設(shè)計(jì)

讀接口和寫接口模塊是本設(shè)計(jì)中的關(guān)鍵部分。按照AXI4協(xié)議封裝好的地址、控制和數(shù)據(jù)信號(hào)才能被AXI4互聯(lián)體正確接收和處理。為保證傳輸?shù)目煽啃裕珹XI4協(xié)議要求地址和數(shù)據(jù)通道都需確認(rèn)握手成功后才開始工作［10］。表1列舉了所有五條通道的握手信號(hào)對(duì)，均為一個(gè) VAILD信號(hào)和一個(gè)READY信號(hào)。通道源端生成VAILD信號(hào)指示地址、數(shù)據(jù)或應(yīng)答等通道信號(hào)已準(zhǔn)備好，而通道靶端生成READY信號(hào)表明可以進(jìn)行通道信號(hào)接收。當(dāng)握手對(duì)READY和VAILD均有效時(shí)，開始傳輸。圖3為幾種握手成功的時(shí)序圖。在情況1中，T1時(shí)刻通道信號(hào)已準(zhǔn)備好，源端置位VAILD；靶端在T2時(shí)刻置位READY；源端必須保證T3時(shí)刻傳輸開始前通道信號(hào)保持穩(wěn)定。情況 2中，T1時(shí)刻靶端置位READY，表示靶端準(zhǔn)備好接收通道信號(hào)；源端在T2時(shí)刻準(zhǔn)備好通道信號(hào)并置位VAILD，傳輸在T3時(shí)刻開始。情況3中源端和靶端在T2時(shí)刻同時(shí)分別準(zhǔn)備好了通道數(shù)據(jù)、置位VAILD和READY信號(hào)，則傳輸在T2時(shí)刻即開始。需要注意的是，為防止產(chǎn)生死鎖，通道源端不能在置位VAILD前等待READY信號(hào)置位，而靶端可以在置位響應(yīng)信號(hào)READY前等待VAILD置位。

表1　各通道握手對(duì)信號(hào)

圖3　握手信號(hào)時(shí)序圖

讀、寫接口模塊通過讀、寫狀態(tài)機(jī)來控制產(chǎn)生符合AXI4協(xié)議的各通道信號(hào)。AXI4協(xié)議采用基于突發(fā)的數(shù)據(jù)傳輸方式，主設(shè)備只需要提供突發(fā)傳輸?shù)氖椎刂?，剩下的?shù)據(jù)就會(huì)依次寫入后續(xù)地址，具體數(shù)據(jù)量由突發(fā)長(zhǎng)度和數(shù)據(jù)端口位寬決定。突發(fā)傳輸降低了地址通道占用率，減少了傳輸過程中的冗余周期，極大地提高了數(shù)據(jù)傳輸效率。圖4是讀寫接口的狀態(tài)轉(zhuǎn)移圖。當(dāng)用戶邏輯提出寫DDR3請(qǐng)求時(shí)，寫狀態(tài)機(jī)開始突發(fā)寫，進(jìn)入SET_ADDR狀態(tài)，在寫地址通道中準(zhǔn)備好要寫入DDR3的地址，并置位握手信號(hào)AWVAILD。等待握手響應(yīng)信號(hào)AWREADY有效后，寫地址設(shè)置完成，準(zhǔn)備打開寫數(shù)據(jù)通道，進(jìn)入AXI_WRITE狀態(tài)，并在寫數(shù)據(jù)通道內(nèi)準(zhǔn)備好要寫入的數(shù)據(jù)，同時(shí)置位WVAILD信號(hào)。每個(gè)WVAILD和WREADY信號(hào)共同有效的周期表示當(dāng)前寫數(shù)據(jù)通道內(nèi)數(shù)據(jù)已寫入，這時(shí)需要按同樣方式準(zhǔn)備下一個(gè)數(shù)據(jù)寫入。當(dāng)一次突發(fā)寫操作完成時(shí)，狀態(tài)機(jī)生成WLAST信號(hào)標(biāo)識(shí)一次突發(fā)的最后一個(gè)數(shù)據(jù)。如果單位數(shù)據(jù)片（本設(shè)計(jì)中為一幀圖像數(shù)據(jù)）寫入尚未完成，則狀態(tài)機(jī)進(jìn)入IDLE狀態(tài)準(zhǔn)備進(jìn)行下一次突發(fā)寫操作。如果已經(jīng)完成單位數(shù)據(jù)片的寫入，則進(jìn)入NEXT_FRAME狀態(tài)，等待寫接口與用戶邏輯之間的RAM緩存準(zhǔn)備好下一個(gè)數(shù)據(jù)片后，進(jìn)入IDLE狀態(tài)繼續(xù)完成寫操作，直到所有的數(shù)據(jù)都寫入完成。讀狀態(tài)機(jī)和寫狀態(tài)機(jī)的結(jié)構(gòu)類似，在收到讀數(shù)據(jù)請(qǐng)求后，讀地址的控制與寫過程完全相同，但由于讀數(shù)據(jù)通道方向與寫數(shù)據(jù)通道方向相反，所以讀狀態(tài)機(jī)只需要檢測(cè)RVAILD信號(hào)和RLAST信號(hào)來判斷讀通道數(shù)據(jù)是否準(zhǔn)備好和單次突發(fā)是否完成。類似寫操作，在完成單次突發(fā)后，再判斷是否完成單位數(shù)據(jù)片讀出，如果是，則進(jìn)入NEXT_FRAME狀態(tài)等待用戶邏輯完成對(duì)讀接口RAM緩存中數(shù)據(jù)的讀取后繼續(xù)讀操作，否則直接進(jìn)入IDLE狀態(tài)準(zhǔn)備進(jìn)行下一次突發(fā)讀操作，繼續(xù)突發(fā)讀過程，直到所有數(shù)據(jù)讀取完成。

圖4　讀、寫接口狀態(tài)轉(zhuǎn)移圖

2.2總線仲裁

因?yàn)镈DR3存儲(chǔ)器只有一套數(shù)據(jù)訪問端口，所以同時(shí)只能有一個(gè)主設(shè)備能取得DDR3控制權(quán)。因此在多端口控制下，需要仲裁決定哪個(gè)主設(shè)備取得總線控制權(quán)，并完成總線切換。AXI4互聯(lián)體在事務(wù)仲裁機(jī)制方面，可以選擇固定優(yōu)先級(jí)或輪循優(yōu)先級(jí)。固定優(yōu)先級(jí)的仲裁方式事先為每個(gè)主設(shè)備指定了確定的優(yōu)先級(jí)，多個(gè)主設(shè)備同時(shí)提出訪問請(qǐng)求時(shí)，總線控制權(quán)將會(huì)交付給擁有最高優(yōu)先級(jí)的設(shè)備。在輪循優(yōu)先級(jí)的仲裁方式中，每個(gè)主設(shè)備的優(yōu)先級(jí)在其訪問請(qǐng)求被接收后降至最低，其他主設(shè)備的優(yōu)先級(jí)則會(huì)遞增一位，總線上的主設(shè)備最多等待所有其他主設(shè)備完成一次突發(fā)傳輸后，就可以得到總線的控制權(quán)。相比而言，固定優(yōu)先級(jí)原理簡(jiǎn)單易懂，適合簡(jiǎn)易靈活的小系統(tǒng)，但優(yōu)先級(jí)一經(jīng)確定無法更改，如果高優(yōu)先級(jí)主設(shè)備占用總線時(shí)間過長(zhǎng)，則無法保證較低優(yōu)先級(jí)主設(shè)備的讀寫延時(shí)和帶寬，影響多端口訪問的實(shí)時(shí)性。輪循優(yōu)先級(jí)雖然在某個(gè)時(shí)刻各個(gè)主設(shè)備有不同的優(yōu)先級(jí)，但由于優(yōu)先級(jí)不斷循環(huán)，整體上看是一種公平的仲裁機(jī)制，符合實(shí)際應(yīng)用中每個(gè)端口需要實(shí)時(shí)訪問DDR3的要求。本設(shè)計(jì)對(duì)使用兩種仲裁機(jī)制下系統(tǒng)的表現(xiàn)做了測(cè)試，結(jié)果表明在有效讀寫帶寬接近DDR3理論帶寬時(shí)，固定優(yōu)先級(jí)仲裁下低優(yōu)先級(jí)端口數(shù)據(jù)需等待高優(yōu)先級(jí)端口數(shù)據(jù)傳輸完全結(jié)束后才進(jìn)行，無法保證實(shí)時(shí)性。最終本設(shè)計(jì)選擇了使用表現(xiàn)更好的輪循優(yōu)先級(jí)仲裁方式。

3　實(shí)驗(yàn)方法和結(jié)果

3.1實(shí)驗(yàn)方法

實(shí)驗(yàn)?zāi)康模海?）基于AXI4的單DDR3多端口存儲(chǔ)在衛(wèi)星接收處理系統(tǒng)中讀寫的正確性和實(shí)時(shí)性；（2）讀寫速度。

實(shí)驗(yàn)平臺(tái)：本設(shè)計(jì)選用Xilinx的Virtex 6系列ML605評(píng)估板作為硬件開發(fā)平臺(tái)，F(xiàn)PGA型號(hào)為XC6VLX240T。DDR3 SDRAM選用一片Micron公司的SODIMM封裝的MT4JSF6464H芯片，容量為512 Mbyte，物理數(shù)據(jù)線寬64 bit，系統(tǒng)工作頻率200 MHz，理論數(shù)據(jù)率800 MT/s［11］。系統(tǒng)中所有的模塊均使用Verilog HDL語言在Virtex 6 FPGA上實(shí)現(xiàn)。

實(shí)驗(yàn)過程：衛(wèi)星圖像接收處理系統(tǒng)進(jìn)行目標(biāo)識(shí)別、區(qū)域劃分等處理前，需要進(jìn)行去除條帶噪聲等圖像預(yù)處理［12］。目前采用的條帶噪聲去除方法要求輸入數(shù)據(jù)為縱向條帶灰度數(shù)據(jù)，所以需要緩存整幅圖像以將接收到的橫向的RGB圖像數(shù)據(jù)轉(zhuǎn)化灰度數(shù)據(jù)后換縱向讀出。之后的去噪過程中也需要暫存中間數(shù)據(jù)，最終將經(jīng)過處理的圖像通過PCIE接口傳至PC上位機(jī)顯示。圖5是采用AXI4多端口存儲(chǔ)控制器完成以上過程的系統(tǒng)框圖。整個(gè)系統(tǒng)一共使用6個(gè)端口訪問DDR3，其中轉(zhuǎn)換為縱向圖（從DDR3讀數(shù)據(jù)）、轉(zhuǎn)換為浮點(diǎn)數(shù)（數(shù)據(jù)寫入DDR3）、調(diào)整像素值（從DDR3讀數(shù)據(jù)）和完成去噪（數(shù)據(jù)寫入DDR3）這4步需要訪問DDR3的操作在4個(gè)讀寫端口上同時(shí)（或準(zhǔn)同時(shí)）進(jìn)行。

圖5　衛(wèi)星接收機(jī)系統(tǒng)框圖

讀寫速度測(cè)試主要計(jì)算系統(tǒng)有效帶寬和帶寬利用率。一般分析中使用單次讀寫（比如一個(gè)突發(fā)）的數(shù)據(jù)量除以單次讀寫的時(shí)鐘周期來計(jì)算最大有效帶寬，并未考慮各次讀寫間的等待時(shí)間。但在多端口同時(shí)讀寫過程中，系統(tǒng)速率接近極限時(shí)，并不能保證各單次讀寫之間的等待時(shí)間相同。本設(shè)計(jì)中使用讀寫完成全部512 Mbit數(shù)據(jù)消耗的總時(shí)間計(jì)算有效帶寬，如式（1），結(jié)果更符合實(shí)際情況。本設(shè)計(jì)中使用的DDR3工作列地址選通脈沖延時(shí)CL（CAS Latency）為6個(gè)時(shí)鐘周期，對(duì)應(yīng)數(shù)據(jù)率為800 MT/s，理論帶寬為6.4 Gbit/s。實(shí)際帶寬利用率為有效帶寬與理論帶寬的比值，如式（2）。

有效帶寬=（讀/寫數(shù)據(jù)總量）/消耗總時(shí)間 （1）實(shí)際帶寬利用率=（有效帶寬/理論帶寬）×100%（2）

在實(shí)驗(yàn)數(shù)據(jù)的采集中，采用Xilinx提供的在線邏輯分析儀（ChipScope），分別采集每個(gè)端口相關(guān)讀、寫通道的地址、數(shù)據(jù)和控制信號(hào)，其波形如圖6所示。

圖6　ChipScope采樣結(jié)果

3.2實(shí)驗(yàn)結(jié)果分析

圖6給出了ChipScope采樣各通道信號(hào)的時(shí)序圖。通過圖片上部紅框內(nèi)連續(xù)不斷的數(shù)據(jù)波形可知，處理過程中4個(gè)端口能實(shí)時(shí)讀寫數(shù)據(jù)，各個(gè)通道延遲大致平均。對(duì)比圖6下部具體讀寫數(shù)據(jù)可知，S01和S03端口寫入的數(shù)據(jù)（右邊紅框）能正確讀出到對(duì)應(yīng)S00和S02端口的數(shù)據(jù)線（左邊紅框）上。

基本讀寫功能測(cè)試中，將數(shù)據(jù)從一個(gè)端口寫滿DDR3，再將寫入的數(shù)據(jù)全部讀回。在讀寫接口數(shù)據(jù)位寬一定，單位數(shù)據(jù)片大小從64 byte倍增到512 kbyte的過程中，讀寫帶寬變化低于4%，表明單位數(shù)據(jù)片大小基本不會(huì)影響有效讀寫帶寬。分析認(rèn)為這是由于讀寫接口均為單向（只讀/只寫），較為精簡(jiǎn)的讀寫狀態(tài)機(jī)完成單位數(shù)據(jù)片轉(zhuǎn)換邏輯過程的冗余周期很少（1個(gè)周期）所致。而讀寫接口數(shù)據(jù)位寬幾乎與有效帶寬成正比，因此可以通過增加讀寫接口數(shù)據(jù)位寬（面積）換取更高的有效帶寬（速度）。

多端口競(jìng)爭(zhēng)讀寫測(cè)試分多端口全寫入、多端口全讀出和多端口讀寫混合測(cè)試3部分進(jìn)行。表2列出了系統(tǒng)有效帶寬的測(cè)試結(jié)果。在寫數(shù)據(jù)32 bit寬時(shí)，單端口寫入有效帶寬為581 Mbit/s，8端口同時(shí)寫入時(shí)，總有效帶寬達(dá)1.9 Gbit/s；寫數(shù)據(jù)增加到256 bit寬時(shí)，單端口寫入有效帶寬即可達(dá)4.0 Gbit/s，超過2端口寫入時(shí)，總有效帶寬保持在4.5 Gbit/s，可認(rèn)為達(dá)到實(shí)際最大寫入帶寬。多端口全讀出測(cè)試中，讀數(shù)據(jù)32 bit寬時(shí)，單端口讀出帶寬為226 Mbit/s，8端口時(shí)達(dá)1.8 Gbit/s；讀數(shù)據(jù)256 bit寬時(shí)，單端口讀出帶寬為1.9 Gbit/s，超過4端口讀出時(shí)，可達(dá)實(shí)際最大讀出帶寬6.0 Gbit/s。在多端口讀寫混合測(cè)試中，分別進(jìn)行了2端口一讀一寫、4端口兩讀兩寫和8端口4讀4寫3種測(cè)試，在讀寫數(shù)據(jù)32 bit寬時(shí)，帶寬分別為214 Mbit/s、845 Mbit/s和1.2 Gbit/s；而讀寫數(shù)據(jù)位寬增加到256 bit時(shí)，帶寬分別達(dá)到3.4 Gbit/s、4.1 Gbit/s和5.1 Gbit/s。

在保證數(shù)據(jù)正確穩(wěn)定的前提下，多端口存儲(chǔ)控制器的實(shí)際帶寬利用率在多端口寫、多端口讀和多端口讀寫混合測(cè)試中最高分別達(dá)到了70.3%、93.4% 和80.2%。測(cè)試表明，本設(shè)計(jì)實(shí)現(xiàn)的多端口存儲(chǔ)控制器能夠滿足多個(gè)模塊同時(shí)訪問DDR3存儲(chǔ)設(shè)備的速度要求，且擁有很高的帶寬利用率。

表2　帶寬測(cè)試結(jié)果

3　結(jié)果與討論

本文設(shè)計(jì)實(shí)現(xiàn)的基于AXI4總線的多端口存儲(chǔ)控制器解決了衛(wèi)星接收機(jī)圖像處理系統(tǒng)不能完成多模塊同時(shí)訪問DDR3的問題，在現(xiàn)有的基于Virtex 6

系列FPGA平臺(tái)的衛(wèi)星接收機(jī)系統(tǒng)中取得了良好的應(yīng)用效果。性能測(cè)試結(jié)果表明該多端口存儲(chǔ)控制器能穩(wěn)定高效的完成多模塊對(duì)DDR3的訪問，有效帶寬高達(dá)4.5 GB/s-6.0 GB/s，帶寬利用率高達(dá)70.3%～93.4%，能滿足衛(wèi)星圖像接收與處理過程的實(shí)時(shí)性要求。作為最新的業(yè)界標(biāo)準(zhǔn)，規(guī)范的AXI4總線接口的使用也大大增加了系統(tǒng)的可擴(kuò)展性，使之能適用于各種需要多設(shè)備訪問DDR3存儲(chǔ)器的應(yīng)用中。

［1］ 張?jiān)剩瑮顣苑?，符凌靜，等.基于PCIE總線的衛(wèi)星遙感圖像傳輸系統(tǒng)設(shè)計(jì)［J］.計(jì)算機(jī)測(cè)量與控制，2013，21（7）：1874-1877.

［2］ 劉洋，林爭(zhēng)輝.視頻解碼芯片中DDR SDRAM控制器的設(shè)計(jì)［J］.計(jì)算機(jī)工程，2006，32（1）：240-241.

［3］ 謝宜壯，龍騰.基于FPGA的SAR信號(hào)存儲(chǔ)與預(yù)處理模塊設(shè)計(jì)與實(shí)現(xiàn)［J］.信號(hào)處理，2010，26（2）：180-183.

［4］ 范勇，舒保健，郝躍.多核共享存儲(chǔ)控制器中AMBA-AHB總線接口的設(shè)計(jì)［J］.電子器件，2011，34（3）：312-315.

［5］ 曹一江，馬寧，王建民.MPMC高速存儲(chǔ)器接口IP核設(shè)計(jì)［J］.哈爾濱理工大學(xué)學(xué)報(bào)，2012，17（6）：75-80.

［6］ 樊博，王延?xùn)|，孫宏海，等.FPGA實(shí)現(xiàn)高速實(shí)時(shí)多端口SDRAM控制器的研究［J］.計(jì)算機(jī)工程與應(yīng)用，2013，49（12）：60-64.

［7］ JEDEC.DDR3 SDRAM Specification［S］.2010，JESD79-3E.

［8］ Xilinx.Virtex-6 FPGA Memory Interface Solutions［S］.2013，UG406.

［9］ Xilinx.AXI Reference Guide［S］.2012，UG716.

［10］Arm.Amba Axi and ACE Protocol Specification［S］.2013，IHI 0022E.

［11］Micron.DDR3SdramSodimmFeatures［S］.2007，MT4JSF6464H-512 MB.

［12］Carfantan，H.Statistical Linear Destriping of Satellite-Based Pushbroom-Type Images［J］.IEEE Transcations on Geoscience and Remote Sensing，2010，48（4）：1860-1871.

張宇嘉（1990-），男，漢族，華中科技大學(xué)光學(xué)與電子信息學(xué)院碩士研究生，主要研究方向?yàn)閿?shù)字電路設(shè)計(jì)，zhangyujia.hust@gmail.com；

楊曉非（1963-），男，漢族，教授，華中科技大學(xué)光學(xué)與電子信息學(xué)院副院長(zhǎng)，微電子學(xué)與固體電子學(xué)博士生導(dǎo)師，主要研究方向?yàn)槲⒋艂鞲衅?、智能系統(tǒng)，yangxiaofei@mail.hust.edu.cn。

Implantation of Satellite Receiver Multi-Port Memory Access to Single DDR3 Based on AXI4 Bus*

ZHANG Yujia1，YANG Xiaofei1*，YAO Xingzhong2
（1.School of Optical and Electronic Information，Huazhong University of Science and technology，Wuhan 430074，China；2.Laboratory of Precision-Guided Technology，Second Artillery Command College，Wuhan 430012，China）

To meet the needs of real time satellite image receiving and processing system，we implanted the multiport DDR3 SDRAM memory controller based on AXI4 bus on the platform of Xilinx Virtex 6 FPFA.Different modules are available to access to the unique DDR3 memory in real time，which allows multiple processing modules to cache satellite images at different stages at the same time.Evaluated by Xilinx ChipScope software and the image processing results，feasibility and reliability of the system has been proved.Maximum bandwidth reaches 6.0 Gbit/s and maximum utilization rate up to 70%～93%according to calculation.The multi-port memory controller can be used in extended high speed read&write applications with this standard AXI4 bus structure.

memory controller；multi-port；AXI4 bus；DDR3 SDRAM；FPGA；satellite image receiving and processing

TP334.4

A

1005-9490（2016）03-0617-06

EEACC：6280G；642010.3969/j.issn.1005-9490.2016.03.023