左盼盼，賽景波

（北京工業(yè)大學(xué)電子信息與控制工程學(xué)院，北京100124）

基于FPGA的FM信號發(fā)生器設(shè)計與實現(xiàn)

左盼盼，賽景波*

（北京工業(yè)大學(xué)電子信息與控制工程學(xué)院，北京100124）

為提高FM信號發(fā)生器的頻率準(zhǔn)確度和穩(wěn)定度，并使其相關(guān)技術(shù)參數(shù)可調(diào)，設(shè)計了一種基于FPGA和直接數(shù)字頻率合成（DDS）技術(shù)的產(chǎn)生方法。系統(tǒng)通過上位機設(shè)置FM信號的調(diào)制參數(shù)，通過PCIE接口將上位機設(shè)置的FM信號控制字傳給FPGA，F(xiàn)PGA內(nèi)部通過控制DDS核來實現(xiàn)FM信號的產(chǎn)生。測試結(jié)果表明，F(xiàn)M信號的頻率精度高且穩(wěn)定性好，最高輸出載波頻率達40 MHz，幅度精度能達到5 mV。該FM信號發(fā)生器在軟件無線電、雷達目標(biāo)特征識別和雷達距離探測等領(lǐng)域具有廣闊的應(yīng)用空間。

調(diào)頻信號直接數(shù)字?jǐn)U頻現(xiàn)場可編程門陣列；數(shù)模轉(zhuǎn)化

直接數(shù)字式頻率合成技術(shù)是新一代的頻率合成技術(shù)，它采用數(shù)字控制信號的相位增量技術(shù)，具有頻率分辨率高，頻率切換快，頻率切換時相位連續(xù)和相位噪聲低以及全數(shù)字化易于集成等優(yōu)點而被廣泛采用［1］。近幾年超高速數(shù)字電路的發(fā)展以及對的深入研究，的最高工作頻率以及噪聲性能己接近并達到鎖相頻率合成器相當(dāng)?shù)乃?。隨著這種頻率合成技術(shù)的發(fā)展，現(xiàn)已廣泛應(yīng)用于通訊、導(dǎo)航、雷達、遙控遙測、電子對抗以及現(xiàn)代化的儀器儀表工業(yè)等領(lǐng)域。

由于DDS采用全數(shù)字波形合成技術(shù)，因此在數(shù)字芯片中很容易實現(xiàn)。同時使用DDS技術(shù)實現(xiàn)波形發(fā)生，可以簡化外電路，只需要考慮數(shù)模轉(zhuǎn)換芯片的選擇和濾波器的設(shè)計即可，本系統(tǒng)以FPGA為主控芯片，F(xiàn)PGA接收上位機傳送的波形參數(shù)控制字和波形數(shù)據(jù)，通過調(diào)用FPGA內(nèi)部的DDS核產(chǎn)生基本的FM數(shù)字信號，再將信號通過DAC轉(zhuǎn)化電路，完成由數(shù)字FM信號到模擬FM信號的轉(zhuǎn)化，最后通過信號調(diào)理電路對模擬波形信號進行放大、濾波、幅度補償處理，使得最終的輸出波形滿足設(shè)計要求。

1　系統(tǒng)整體方案設(shè)計

本文設(shè)計的FM信號發(fā)生器由上位機和下位機組成，上位機主要包括FM信號控制面板和PCI驅(qū)動程序，下位機主要由FPGA和外部的信號調(diào)理電路組成。系統(tǒng)總體結(jié)構(gòu)框圖如圖1所示。

收稿日期：2015-07-22修改日期：2015-08-28

圖1　FM信號發(fā)生器整體框圖

系統(tǒng)的工作原理為：指令和波形數(shù)據(jù)由上位機通過PXIE總線傳給下位機，F(xiàn)PGA通過調(diào)用PCIE核完成PCIE協(xié)議的轉(zhuǎn)化，同時將數(shù)據(jù)存儲在FPGA內(nèi)部RAM中。由FPGA調(diào)用DDS核構(gòu)建DDS結(jié)構(gòu)，讀取波形存儲單元的波形數(shù)據(jù)并輸出數(shù)字量，數(shù)字量通過16 bit DAC轉(zhuǎn)化為初始模擬波形，再由低通濾波器［2］濾除帶外噪聲獲得平滑波形。經(jīng)去偏電路去掉直流偏置后，由多級程控放大器對DAC在高頻輸出波形時的寄生電容效應(yīng)所拉低的電壓進行補償，并完成幅度控制。本文主要講述FM信號在FPGA內(nèi)部的實現(xiàn)。

2　DDS的基本原理［3］

直接數(shù)字頻率合成（DDS）廣泛用于波形發(fā)生，其主要構(gòu)成由頻率控制字和相位控制字控制相位累加器，從而輸出線性相位值，根據(jù)相位值去尋址波形存儲器，波形存儲器根據(jù)地址輸出數(shù)字波形，數(shù)字波形經(jīng)過D/A轉(zhuǎn)換器最終變?yōu)槟M波形輸出，其原理圖如2所示。

圖2　DDS原理圖

DDS工作時，頻率控制字FCW在每個時鐘周期內(nèi)與相位累加器相加，相位控制字PCW則是作為相位累加器的初始值，相位累加器得到的相位值（0～2π）在每一個時鐘周期內(nèi)以二進制碼的形式去尋址波形查找表，將相位信息轉(zhuǎn)變?yōu)橄鄳?yīng)的數(shù)字化波形幅度值。數(shù)字化波形送入D/A轉(zhuǎn)換器將數(shù)字波形變換成階梯狀的模擬波形輸出，最后通過低通濾波器濾除其他干擾頻率成分，得到最終需要的實際波形信號的輸出。DDS輸出的波形頻率值與采樣時鐘關(guān)系如式（1）：

其中 fout為最終輸出頻率，fsys為采樣速率，N為相位寬度，F(xiàn)CW為頻率控制字。

DDS輸出的波形相位值見式（2）：

其中Pout為最終輸出的起始相位，N為相位寬度控制字，PCW為相位控制字。

3　FM信號產(chǎn)生原理及FPGA邏輯設(shè)計［4］

FM頻率調(diào)制，是指載波信號的頻率隨著調(diào)制波的幅度線性變化。

設(shè)載波信號為

調(diào)制信號為：

則調(diào)頻波FM的時域表達式［5］為

KFM為調(diào)頻指數(shù)，

最大頻偏［6］（Δfmax）是指調(diào)制波幅度最大或最小時改變載波頻率最大的值。最大頻偏和調(diào)制波頻率的比值為調(diào)頻指數(shù)，因此在給定最大頻偏的條件下不同調(diào)制波頻率對應(yīng)不同的調(diào)頻指數(shù)。最大頻偏和調(diào)制波對應(yīng)關(guān)系如圖3所示。

圖3　最大頻偏控制示意圖

如圖3所示，記控制最大頻偏的數(shù)字量為M，則其計算公式如下：

其中N為載波的相位寬度，fsys為實現(xiàn)載波DDS的系統(tǒng)時鐘。針對本系統(tǒng)來講，由于 fsys=200 MHz，N=40 bit，載波峰峰值對應(yīng)的數(shù)字量為-8 192～8 192，即A=8 192。

根據(jù)上述公式，得到調(diào)頻波（FM）結(jié)構(gòu)如圖4所示。

如圖4所示，F(xiàn)M信號的發(fā)生采用雙DDS結(jié)構(gòu)，其中5 M DDS用于產(chǎn)生調(diào)制波，200 M DDS用于產(chǎn)生載波。FM本質(zhì)是通過調(diào)制波的幅度值去控制載波的頻率值，而幅度最大時對應(yīng)的改變載波頻率的量稱為最大頻偏（Δfmax）。圖中上半部分根據(jù)調(diào)制波幅度計算出影響載波頻率大小的頻率控制字（KFMUm（t））和原載波的頻率控制字（ωc）相加共同控制載波頻率從而得到FM信號。FM周期波產(chǎn)生后經(jīng)過幅度和偏置調(diào)節(jié)模塊實現(xiàn)幅度和偏置的控制。

圖4　FM產(chǎn)生框圖

4　FM信號的Modelsim仿真

為驗證FM信號能夠在FPGA內(nèi)部準(zhǔn)確的產(chǎn)生，根據(jù)圖5所示結(jié)構(gòu)，通過Verilog-HDL語言的輸入方式，結(jié)合FPGA內(nèi)部自帶的DDS核、加減乘除IP核、和RAM核，在 ISE13.3平臺上完成設(shè)計。FPGA內(nèi)部產(chǎn)生的FM信號只是帶有頻率信息的基本波形，具體的幅度調(diào)節(jié)須在外部進行處理［7］。下圖為FM載波頻率為10 kHz，最大頻偏為5 kHz時Modelsim的時序仿真波形。仿真結(jié)果表明，整個系統(tǒng)設(shè)計各功能模塊工作正常。理論上設(shè)計成立，接下來只需將編譯生成的網(wǎng)表文件加載到FPGA中進行驗證。FM信號的Modeisim仿真結(jié)果如圖5所示。

圖5　FM信號的Modelsim仿真結(jié)果

5　系統(tǒng)測試及分析

5.1系統(tǒng)測試平臺的搭建

測試平臺主要包括硬件測試平臺平臺和軟件測試平臺的搭建，硬件測試平臺主要由NI-PXIE機箱、示波器、頻率計等儀器組成，軟件測試平臺主要使用Labwindows/cvi對FM信號的參數(shù)進行設(shè)置。搭建好的測試平臺如圖6所示。

圖6　FM信號的測試平臺

5.2FM信號解調(diào)測試

FM信號的解調(diào)測試?yán)冒步輦愋盘柗治鰞xN9030A來解調(diào)出FM的載波頻率、調(diào)制波頻率和最大頻偏等信息。圖7所示分別為載波頻率為20 MHz，最大頻偏為5 KHz條件下，調(diào)制波頻率分別為 10 kHz、2 kHz、1 kHz和 100 Hz條件下，N9030A信號分析儀解調(diào)出的波形。

測試結(jié)果表明，系統(tǒng)產(chǎn)生的FM信號頻譜［8］純度較高，且在調(diào)制信號帶寬內(nèi)沒有多余的干擾信號，但解調(diào)出的信號頻率有微小的偏差，DDS為了實現(xiàn)較高的頻率分辨率，一般相位寬度N選擇的非常大，但實際波形查找表又做不到很大，此時引入相位截斷技術(shù)［9］，使相位輸出的高M位用于波形查找表尋址，所以為改善輸出信號頻率的精度，應(yīng)盡可能加大波形查找表的深度。

圖7　FM信號解調(diào)測試結(jié)果

6　結(jié)論

本文以FPGA為主控芯片，利用當(dāng)前使用廣泛的DDS技術(shù)，使得設(shè)計更加靈活，易于調(diào)試，可輸出高頻率分辨力、幅度精度高、低雜散、穩(wěn)定性強的FM信號，同時輸出載波頻率和最大頻偏可調(diào)，測試結(jié)果表明，系統(tǒng)的各項指標(biāo)均滿足要求。該FM信號發(fā)生器在近程探測、雷達測距、軟件無線電領(lǐng)域有廣闊的應(yīng)用前景。

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左盼盼（1990-），男，漢族，安徽人，北京工業(yè)大學(xué)，研究生，主要研究方向為射頻微波電路設(shè)計及嵌入式系統(tǒng)，zuopanpan123@gmail.com；

賽景波（1964-）男，漢族，黑龍江人，北京工業(yè)大學(xué)，副教授，主要研究方向為無線通信，移動 IP及嵌入式系統(tǒng)，saijingbo@bjut.edu.cn。

Design and Implementation of FM Wave Generator Base on FPGA

ZUO Panpan，SAI Jingbo*
（College of Electronic Information and Control Engineering，Beijing university of Technology，Beijing 100124，China）

In order to improve the frequency accuracy and stability of the FM signal generator，and make it relevant technical parameters adjustable，a method is designed based on FPGA and Direct Digital Synthesizer（DDS）technology.The system achieves adjustable FM signal modulation parameters by the PC，and through the PCIE interfaceFM signal control word is transferred to the FPGA，F(xiàn)PGA controls the integrated DDS core to achieve the FM signal generation.Test results show that the frequency of FM signal has high frequency accuracy and stability，the maximum output of the carrier frequency can reach 40 MHz，and the amplitude accuracy can reach 5 mV.The FM signal generator has a broad application space in software radio，radar target feature identification and radar detection distance and other fields.

FMDDSFPGA；DAC

TN741

A

1005-9490（2016）03-0600-05

EEACC：123010.3969/j.issn.1005-9490.2016.03.020