花修春，李小進(jìn)，石艷玲

（華東師范大學(xué)信息科學(xué)技術(shù)學(xué)院，上海200241）

NBTI機(jī)制下運(yùn)算放大器的性能退化分析及其可靠性設(shè)計(jì)*

花修春，李小進(jìn)*，石艷玲

（華東師范大學(xué)信息科學(xué)技術(shù)學(xué)院，上海200241）

隨著CMOS器件尺寸的不斷縮小，集成電路設(shè)計(jì)階段的可靠性問題變得愈加重要，NBTI效應(yīng)作為重要的可靠性問題之一得到了大量的研究，并從電路級對其提出了改進(jìn)。采用等效電路模型表征NBTI退化對模擬電路的影響，研究了兩級運(yùn)算放大器在NBTI效應(yīng)影響下電路參數(shù)的退化，分析并確定了影響傳統(tǒng)兩級運(yùn)算放大器性能的關(guān)鍵器件。在此基礎(chǔ)上，對傳統(tǒng)運(yùn)放結(jié)構(gòu)進(jìn)行改進(jìn)，引入反饋，使-3 dB帶寬的退化量由27%降到了1%左右，從而減小NBTI退化對電路性能的影響。

模擬電路；可靠性；SPICE仿真；NBTI效應(yīng)；可靠性設(shè)計(jì)

自摩爾定律誕生以來，半導(dǎo)體技術(shù)已經(jīng)按照該規(guī)律發(fā)展了半個(gè)世紀(jì)。2013年國際半導(dǎo)體技術(shù)發(fā)展指導(dǎo)委員會(huì)（ITRS）預(yù)測，到2017年，器件特征尺寸將達(dá)到7 nm［1］。集成電路可靠性依賴于晶體管的工藝參數(shù)和工作條件，隨著器件尺寸的縮小，電路集成度不斷提高，沿MOSFET溝道與穿越溝道方向的電場強(qiáng)度不斷增加，最終導(dǎo)致器件與電路性能參數(shù)隨時(shí)間不斷退化。該退化的引入機(jī)制之一為熱載流子效應(yīng)（HCI），主要表現(xiàn)為載流子有效遷移率μeff的降低；在P-MOSFET中稱為負(fù)偏壓溫度不穩(wěn)定性（NBTI），主要表現(xiàn)為閾值電壓絕對值|ΔVth|的增加［2］，以及遷移率、漏電流和跨導(dǎo)的退化［3］。

NBTI效應(yīng)發(fā)生于對P-MOSFET柵極施加負(fù)偏壓條件下，該效應(yīng)早在1966年由Yoshio Miura與Yasuo Matukura等人［4］提出?？蒲腥藛T對數(shù)字電路和模擬電路中NBTI效應(yīng)引起的性能退化進(jìn)行了大量研究［5-8］，對運(yùn)算放大器性能退化也進(jìn)行了廣泛的研究，并從工藝及電路上提出了減小NBTI效應(yīng)的方法［9-11］。相比于數(shù)字電路，不管輸入如何變化，模擬電路中P-MOSFET柵極會(huì)受到負(fù)的直流偏置電壓的連續(xù)作用［8］，使得模擬電路中的PMOS管受NBTI的影響更加嚴(yán)重。

項(xiàng)目來源：國家自然科學(xué)基金項(xiàng)目（61204038）；上海市自然科學(xué)基金項(xiàng)目（14ZR1412000）

收稿日期：2015-06-24修改日期：2015-07-29

本文從可靠性設(shè)計(jì)流程及電路結(jié)構(gòu)上對傳統(tǒng)兩級運(yùn)放進(jìn)行改進(jìn)，以提高其抗NBTI的能力。

1　反應(yīng)-擴(kuò)散模型及可靠性仿真設(shè)計(jì)流程

1.1反應(yīng)-擴(kuò)散（RD）模型

各種NBTI模型中，最受業(yè)界接受的是反應(yīng)-擴(kuò)散模型（Reaction-Diffusion model）［12-15］，簡稱RD模型。模型描述隨著器件尺寸的縮小，柵極氧化層厚度不斷減小，在P-MOSFET柵極施加的負(fù)偏壓使柵極氧化層的電場強(qiáng)度大大增加。這會(huì)導(dǎo)致反型層中的空穴與Si/SiO2界面處的Si-H鍵發(fā)生反應(yīng)，導(dǎo)致Si-H鍵的斷裂，進(jìn)而在界面處產(chǎn)生硅的懸掛鍵，形成受主型陷阱電荷。斷裂的氫受到電場的作用向柵極漂移，當(dāng)移除柵極偏壓后，部分氫又會(huì)返回界面鈍化硅懸掛鍵，最終導(dǎo)致閾值電壓隨時(shí)間發(fā)生退化。提出的模型如表1［2］所示。

表1　P-MOSFET閾值電壓ΔVth的退化模型 單位：mV

該模型分為兩個(gè)階段，第1階段為柵極施加應(yīng)力時(shí)閾值電壓退化的階段，即表中Stress部分；第2階段為當(dāng)柵極負(fù)偏壓被移除之后，向柵氧中擴(kuò)散的部分的氫返回界面鈍化硅懸掛鍵的階段，即表中Recovery部分。其中ΔVth為閾值電壓退化量，ΔVth0為初始閾值電壓，t0為初始時(shí)刻，（t-t0）是退化發(fā)生的時(shí)間，tox為柵氧厚度，ε1與ε2為反向擴(kuò)散系數(shù)，Kv為與柵極電壓有關(guān)的系數(shù)，n、te與C均為系數(shù)。由于NBTI效應(yīng)也隨著工作溫度的變化而發(fā)生變化，使得該效應(yīng)更加復(fù)雜，嚴(yán)重者會(huì)使器件甚至電路失效。工作在不同區(qū)域完整的模型參數(shù)詳見文獻(xiàn)［2］。

1.2考慮器件可靠性的SPICE模擬電路仿真設(shè)計(jì)流程

傳統(tǒng)的模擬電路設(shè)計(jì)主要包括電路結(jié)構(gòu)的選擇與器件參數(shù)的設(shè)計(jì)，本文采用文獻(xiàn)［13］提出的考慮器件可靠性的SPICE仿真設(shè)計(jì)流程研究兩級運(yùn)放的可靠性設(shè)計(jì)。設(shè)計(jì)流程如圖1所示。

圖1　考慮可靠性的模擬電路設(shè)計(jì)流程

設(shè)計(jì)流程分為3大步，首先是初仿真，初仿真即所有的P-MOSFETs均未發(fā)生NBTI退化時(shí)的仿真。初仿真有兩個(gè)目的，首先是得到電路未退化的各性能參數(shù)，其次是得到電路中各P-MOSFETs柵極所受激勵(lì)的情況，將柵極的激勵(lì)情況代入表1的退化模型計(jì)算各P-MOSFETs閾值電壓隨時(shí)間的退化曲線。第2步是后仿真，將第1步計(jì)算所得晶體管閾值電壓的退化量代入電路進(jìn)行仿真，得到發(fā)生退化時(shí)的電路參數(shù)，并與初仿真比較得出電路參數(shù)隨時(shí)間的退化情況，最終獲得電路中的關(guān)鍵器件。最后根據(jù)分析結(jié)果對關(guān)鍵器件所在的模塊進(jìn)行改進(jìn)以提高其抗NBTI的能力。

2　NBTI效應(yīng)對模擬電路的影響

2.1試驗(yàn)方法

本文采用失效等效電路模型來表征NBTI的退化［16］，如圖2所示。

圖2　NBTI失效等效電路模型

對本文所研究兩級運(yùn)算放大器電路中的P-MOSFETs進(jìn)行圖2所示的等效替換，然后按照圖1所示可靠性設(shè)計(jì)流程分析NBTI效應(yīng)對兩級運(yùn)放性能參數(shù)的影響，并提出可靠性設(shè)計(jì)。

2.2NBTI效應(yīng)對運(yùn)算放大器的影響

運(yùn)算放大器Op-Amp（Operational Amplifier，簡稱運(yùn)放）是模擬集成電路中一個(gè)基本組成模塊。傳統(tǒng)的兩級運(yùn)放由差分放大器輸入級、增益級（如共源極）和輸出緩沖級組成。

本文所研究電路為帶輸出緩沖級并經(jīng)過間接反饋補(bǔ)償?shù)倪\(yùn)算放大器，如圖3所示。第一級采用共源共柵結(jié)構(gòu)差分放大器以提高增益，第2級為推挽放大器，其增益取決于所驅(qū)動(dòng)的負(fù)載電阻，輸出緩沖級仍采用推挽放大器以提高運(yùn)放的輸出擺幅。電源電壓VDD=1 V，未標(biāo)注PMOS的寬長比為100/2，未標(biāo)注NMOS的寬長比為50/2。設(shè)計(jì)晶體管 M3T、M4T、M9T、M8T所在支路流過的電流為10 μA，設(shè)計(jì)晶體管MOP所在支路，即輸出級流過電流為100 μA，運(yùn)放正常工作時(shí)消耗功率為140 μW。該兩級運(yùn)放中共有10 個(gè)P-MOSFETs，MFCP與 MOP2個(gè)PMOS晶體管的源柵電壓設(shè)計(jì)為150 mV，其余8個(gè)PMOS晶體管的源柵電壓均設(shè)計(jì)為 350 mV。（Vbias1～Vbias4）均為偏置電路產(chǎn)生的偏置電壓，限于篇幅，文中未畫出偏置電路。

圖3　帶輸出緩沖級的CMOS兩級運(yùn)算放大器

首先經(jīng)過初仿真得到運(yùn)放初始參數(shù)與各PMOS管柵極激勵(lì)，然后根據(jù)模型分別計(jì)算10個(gè)PMOS晶體管的退化參數(shù)并代入電路，得到運(yùn)放各參數(shù)隨時(shí)間的退化曲線，如圖4～圖6所示。

圖4　兩級運(yùn)放增益Av、-3 dB帶寬、增益帶寬積GBW隨時(shí)間退化的仿真曲線

圖5　兩級運(yùn)放共模抑制比CMRR隨時(shí)間退化的仿真曲線

圖6　兩級運(yùn)放相位裕度PM隨時(shí)間退化的仿真曲線

圖4～圖6表明運(yùn)放各參數(shù)受NBTI效應(yīng)的影響發(fā)生不同程度的退化。隨退化時(shí)間的推移，運(yùn)放的低頻增益出現(xiàn)小幅降低，-3 dB帶寬大幅增加，增益帶寬積在退化初始有大約8%的退化而后又逐漸降低。其中，運(yùn)放-3 dB帶寬退化最為明顯，在105s時(shí)該退化量接近50%，如圖4圓形點(diǎn)線圖所示。對于該兩級運(yùn)放，共模抑制比取決于差分輸入級，隨著NBTI退化時(shí)間的增加，共模抑制比的退化量逐漸增加，相位裕度在初始的減小之后逐漸增加，但這兩個(gè)參數(shù)的退化均不顯著，在105s時(shí)的退化量分別為-4%和0.4%。

由圖1所示可靠性設(shè)計(jì)流程，為得到運(yùn)放中的關(guān)鍵器件，對運(yùn)放中P-MOSFETs進(jìn)行分類：M5T柵極由Vbias1偏置為第1類，M3T、M4T、M9T柵極相連發(fā)生同等NBTI退化為第2類，M3B、M5B、M4B、M9B柵極同時(shí)受Vbias2偏置發(fā)生同等退化為第3類，MFCP柵極由Vpcas偏置為第4類，MOP柵極連接在MFCP源極為第5類。

對以上5類管子進(jìn)行退化仿真，結(jié)果表明M5T的退化對該運(yùn)放的影響最為顯著，MFCP發(fā)生退化對電路的影響次之，M3T、M4T、M9T發(fā)生退化對電路的影響最小，所以確定在該兩級運(yùn)放中M5T為關(guān)鍵器件［13］。圖8～圖10中黑色方形點(diǎn)線圖表示當(dāng)電路中M5T發(fā)生退化時(shí)電路參數(shù)的退化曲線，曲線表明運(yùn)放各參數(shù)退化幅度較大，其中-3 dB帶寬在105s后退化量達(dá)到27%之多。為驗(yàn)證M5T為關(guān)鍵器件，分析當(dāng)M5T沒有發(fā)生退化而其余MOSFETs發(fā)生退化時(shí)電路性能的退化。結(jié)果表明電路各參數(shù)退化量顯著減少，其中退化最嚴(yán)重的-3 dB帶寬在在105s后退化量為11%左右，明顯小于M5T退化對其27%退化量的影響。

3　考慮器件可靠性的模擬電路設(shè)計(jì)

運(yùn)用圖1所示可靠性設(shè)計(jì)流程對運(yùn)放中的關(guān)鍵器件進(jìn)行改進(jìn)。由于設(shè)計(jì)關(guān)鍵器件M5T中流過的電流為10 μA，考慮對M5T作如圖7所示的改進(jìn)，以簡單電流鏡代替M5T，在M5T′漏極串聯(lián)60 kΩ電阻R以維持M5T鏡像的電流為10 μA。當(dāng)M5T與M5T'發(fā)生退化時(shí)，由于它們閾值電壓絕對值增大，引起支路電流的減小，導(dǎo)致電阻R上的壓降降低，從而使M5T的源柵電壓Vsg增加，引起支路電流的增加。即電阻R在電路中起到負(fù)反饋的作用。

改進(jìn)后當(dāng)M5T所在電流鏡發(fā)生退化時(shí)運(yùn)放的退化曲線如圖8～圖10中紅色圓形點(diǎn)線圖所示。與原運(yùn)放相比，改進(jìn)后的電路受NBTI效應(yīng)的影響顯著降低，電路穩(wěn)定性顯著提高。如在退化時(shí)間到達(dá)105s時(shí)，退化最嚴(yán)重的-3 dB帶寬的退化量由27%降到了1%左右，其它參數(shù)如低頻增益、增益帶寬積、共模抑制比和相位裕度等參數(shù)也得到了優(yōu)化，表明電流鏡發(fā)生退化對該運(yùn)放影響很小，運(yùn)放抗NBTI效應(yīng)的能力大幅提高。這是由于相對于單管負(fù)載，電流鏡負(fù)載具有更強(qiáng)的抗NBTI退化能力。

但該改進(jìn)也帶來了電路面積與功耗的增加，如增加的 M5T′與 60 kΩ電阻使運(yùn)放的功耗增加了7.14%。同時(shí)，增加的電阻R在實(shí)際制備中會(huì)有偏差，考慮實(shí)際電阻具有±20%的偏差時(shí)，再次分析電路的退化。結(jié)果表明，除了-3 dB帶寬出現(xiàn)±10%左右的退化，其余參數(shù)均無明顯退化，與原電路相比，改進(jìn)后電路的抗NBTI能力得到了提高。

這也表明在實(shí)際電路設(shè)計(jì)中需折衷考慮電路可靠性、面積與功耗。

圖8　對M5T改進(jìn)前后低頻增益Av隨時(shí)間的退化曲線

圖9　對M5T改進(jìn)前后兩級運(yùn)放-3 dB帶寬隨時(shí)間的退化曲線

圖10　對M5T改進(jìn)前后兩級運(yùn)放增益帶寬積GBW隨時(shí)間的退化曲線

4　總結(jié)

本文采用等效電路模型表征NBTI退化對電路的影響，并采用考慮器件可靠性的SPICE仿真設(shè)計(jì)流程研究了經(jīng)過間接補(bǔ)償?shù)膬杉夁\(yùn)算放大器受NBTI影響時(shí)發(fā)生的退化，得到電路中的關(guān)鍵器件M5T，引入反饋從電路結(jié)構(gòu)上對M5T所在電路模塊進(jìn)行改進(jìn)，使該兩級運(yùn)放的抗NBTI能力顯著提升。

［1］ International Technology Roadmap for Semiconductors 2013 Edition Irc Overview［R］.2013.

［2］ Wang W，Reddy V，Krishnan A T，et al.Compact Modeling and Simulation of Circuit Reliability for 65-nm CMOS Technology［J］.IEEE Transactions on Device and Materials Reliability，2007，7（4）：509-517.

［3］ SchroderD K.Negative Bias Temperature Instability：What Do We Understand？［J］.Microelectronics Reliability，2006，47（6）：841-852.

［4］ Yoshio M，Yasuo M.Investigation of Silicon-Silicon Dioxide Interface Using MOS Structure［J］.J Appl Phys，1966，5（2）：180.

［5］ SchroderD K，Babcock J A.Negative Bias Temperature Instability：Road to Cross in Deep Submicron Silicon Semiconductor Manufacturing［J］.J Appl Phys，2003，94（1）：1-17.

［6］ Reddy V，Carulli J，Krishnan A，et al.Impact of Negative Bias Temperature Instability on Product Parametric Drift［Z］.International Conference on Recent Trends in Information，Telecommunication and Computing.2004：148-155.

［7］ Lin Y，Li X，Shi Y，et al.Modeling and Simulation for NBTI-Considered Path Delay Prediction in Logical Circuit［Z］.2014 International Workshop on Junction Technology（IWJT），2014：1-4.

［8］ JhaN K，ReddyP S，Sharma D K，et al.NBTI Degradation and Its Impact for Analog Circuit Reliability［J］.IEEE Transactions on Devices，2005，52（12）：2609-2615.

［9］ Hellwege H，Taddiken M，Peters D，et al.Analog Behavioral Modeling for Age-Dependent Degradation of Complex Analog Circuits ［Z］.Mixed Design of Integrated Circuits&Systems（MIXDES），2014 Proceedings of the 21st International Conference，2014：317-322.

［10］Menchaca R，Mahmoodi H.Impact of Transistor Aging Effects on Sense Amplifier Reliability in Nano-Scale CMOS［Z］.2013 13th International Symposium on Quality Electronic Design（ISQED）. 2012：342-346.

［11］Chang W，Luo J，Qi Y，et al.Reliability and Failure Aanalysis in Designing a Typical Operation Amplifier［Z］.2010 17th IEEE International Symposium on the Physical and Failure Analysis of Integrated Circuits（IPFA），2010：1-4.

［12］Alam M A，Kufluoglu H，Varghese D，et al.A Comprehensive Model of PMOS NBTI Degradation：Recent Progress［J］.Micraelectronics Reliability，2005，45（1）：71-81.

［13］周曉明，夏炎.NBTI效應(yīng)及其對集成電路設(shè)計(jì)的影響［J］.電子器件，2007，30（2）：407-410.

［14］Jeppson K O，Svensson C M.Negative Bias Stress of MOS Devices at High Electric Fields and Degradation of MNOS Devices［J］. Journal of Applied Physics，1977，48（5）：2004-2014.

［15］Ogawa S，Shiono N.Generalized Diffusion-Reaction Model for the Low Field Charge Build Up Instability at the Si-SiO2 Interface ［J］.Physical Review：B，Condensed Matter，1995，51（7）：4218-4230.

［16］Yan B，Qin J，Dai J，et al.Reliability Simulation and Circuit-Failure Analysis in Analog and Mixed-Signal Applications［J］.IEEE Transactions on Devices and Materials Reliability，2009，9（3）：339-347.

花修春（1991-），男，漢族，江蘇徐州人，華東師范大學(xué)微電子學(xué)與固體電子學(xué)碩士研究生，研究方向?yàn)榘雽?dǎo)體器件及電路可靠性設(shè)計(jì)，15102179019@163.com；

李小進(jìn)（1978-），男，漢族，陜西人，華東師范大學(xué)微電子專業(yè)副教授，主要從事集成電路設(shè)計(jì)和建模，xjli@ee.ecnu.edu.cn；

石艷玲（1969-），漢族，華東師范大學(xué)微電子專業(yè)教授、博導(dǎo)，主要從事VLSI技術(shù)核心器件、模型及應(yīng)用研究。承擔(dān)國家及上海市研究課題近10項(xiàng)，在國內(nèi)外核心刊物上發(fā)表論文逾40篇，SCI檢索5篇，ylshi@ee.ecnu.edu.cn。

Analysis of Operational Amplifier Performance Degradation under NBTI Mechanisim and Its Reliable Design*

HUA Xiuchun，LI Xiaojin*，SHI Yanling
（School of Information Science and Technology，East China Normal University，Shanghai 200241，China）

With the scaling-down of CMOS device，reliability become increasingly significant in the stage of integratedcircuit design.NBTI effect has received lots of researches as one of the key reliability problems，and some improvement methods has been put forward from the circuit level.Afailure-equivalent model for NBTI degradation on the circuit has been proposed.Degradation affected by NBTI of two-stage operational amplifierhas beenstudied，we analyze and identify the key components of the traditional two-stage operational amplifier.Based on this，the structure of the conventional operational amplifier is improved by the introduction of feedback.The degradation of-3 dB bandwidth is optimized from 27%to about 1%，thereby the NBTI effect on conventional operational amplifier is reduced.

analog circuit；reliability；SPICE simulation；NBTI effects；reliable design

TN721.2

A

1005-9490（2016）03-0591-05

EEACC：1220；0170N10.3969/j.issn.1005-9490.2016.03.018