吳立斌

（中國人民解放軍裝甲兵工程學院，北京 100072）

集成電路可測試性設(shè)計與驗證

吳立斌

（中國人民解放軍裝甲兵工程學院，北京 100072）

文章介紹了集成電路系統(tǒng)芯片（SoC）以及IP核相關(guān)理論知識，對DFT集成電路可測試性設(shè)計進行了概述，給出了幾種常用IC產(chǎn)品的測試方法，并對以后DFT可測試性設(shè)計的發(fā)展進行了論述；提出了一種基于圖像處理的多級濾波芯片DFT測試進行分析，給出了DFT Compiler軟件實驗驗證報告，有效地提高了測試覆蓋率。

集成電路；DFT；邊界掃描測試；設(shè)計驗證

隨著集成電路集成度越來越高，智能化程度也越來越高，集成系統(tǒng)逐漸由板上系統(tǒng)過渡到片上系統(tǒng)，即系統(tǒng)芯片（SoC）。SoC能夠集成模擬電路、邏輯電路、存儲器、模數(shù)混合電路等，系統(tǒng)體積越來越小，延遲性得到改善，大大減少了生產(chǎn)成本，提高了系統(tǒng)的穩(wěn)定性。近些年集成電路系統(tǒng)多采用嵌入式核設(shè)計，也稱為IP核，IP核設(shè)計理念是基于庫資源的IP復用，成為IC電路系統(tǒng)設(shè)計的主流，但是由于系統(tǒng)設(shè)計的復雜性，也給集成電路的可測試性提出了更高的要求?；诖耍疚膶τ贗P電路的一種可測試性設(shè)計進行研究并對三態(tài)門電路進行可測試性設(shè)計驗證。定位出產(chǎn)品的設(shè)計缺陷，提高檢測率，節(jié)省高精度產(chǎn)品設(shè)計的生產(chǎn)成本。

1　系統(tǒng)芯片可測試性設(shè)計概念

1.1基本概念

Design For Test（DFT）在世界各國集成電路設(shè)計及產(chǎn)品生產(chǎn)過程中是必不可少的環(huán)節(jié)。根據(jù)可測試性大綱，DFT定義為對產(chǎn)品狀態(tài)進行確認，狀態(tài)包括可完好性、損壞性、缺陷性。對于其內(nèi)部缺陷進行的有效隔離的設(shè)計性特性而言，為了提高IC可測試性目的，在產(chǎn)品設(shè)計過程中進行可測試性設(shè)計即為design for testability。IC產(chǎn)品的可測試性主要包括采用外部激勵獲取的缺陷性特征，成為可控性；將這種缺陷性特征傳遞到輸出端口進行表現(xiàn)的特性，稱為可觀測性。通常行業(yè)生產(chǎn)中，對于合格的芯片一般需要經(jīng)過晶圓片測試，就是對成品晶圓片進行性能測試和產(chǎn)品質(zhì)量測試。晶圓片測試是生產(chǎn)前的嚴格測試，屬于設(shè)計測試，只有通過嚴格的設(shè)計性測試的裸片，才能進行劃分、封裝；產(chǎn)品測試是對封裝后的產(chǎn)品成品測試。通常定義為產(chǎn)品的開發(fā)階段考慮的可測試性，即為DFT問題［1］。20世紀80年代中期，美國軍方頒發(fā)MIL-STD-2165A《系統(tǒng)和設(shè)備的可測性大綱》，大綱規(guī)定了可測試性分析、設(shè)計及驗證的要求、實施方法等內(nèi)容。從此DFT成為一項專門的學科，在世界范圍內(nèi)開始研究并推廣。

1.2可測試性設(shè)計的常用方法

可測試性設(shè)計在集成電路設(shè)計完成后為便于測試，通過增加一定激勵信號控制和觀察電路中的輸出信號，來確定電路工作過程有無缺陷，從而降低測試的難度。這種增加電路節(jié)點的故障檢測的方法，有利于提高集成電路的可測試性。在這個過程中，主要通過結(jié)構(gòu)設(shè)計來完成集成電路的功能設(shè)計，以此來提高集成電路內(nèi)部節(jié)點的可觀測性和可控制性，從而實現(xiàn)可測試性設(shè)計?？蓽y試性設(shè)計主要包括功能點測試、掃描測試、內(nèi)建自測試3種測試方法，從而經(jīng)濟高效地完成IC芯片的生產(chǎn)測試過程。

（1）功能點測試。IC電路芯片成品生產(chǎn)后的一種測試，主要用于某些單元的測試功能點測試。其具體可運用分塊法進行機械分割以及跳線、選通門、增加測試點、功能塊、總線結(jié)構(gòu)等方法。機械分割比較原始，將集成塊直接分割為多塊，再進行測試；跳線則是增加I/O輸入輸出測試端口；選通門則是在跳線基礎(chǔ)上，在設(shè)計過程實現(xiàn)I/O端口的選通功能測試。增加測試點則是在電路難測試節(jié)點引出進行測試，該引出點可以作為系統(tǒng)測試輸入，也可以作為系統(tǒng)測試輸出，提高了電路的測試可控性和可觀察性，是提高電路可測試性最直接的方法。但是，這種方法由于引腳數(shù)目有限，引入的測試點有限，限制了測試的靈活性。功能塊和總線結(jié)構(gòu)測試都是把電路進行功能塊劃分，然后利用總線連接，對各功能塊進行測試，其缺陷性在于無法對總線故障進行檢測［2］。

功能點測試技術(shù)增加了附加I/O端口、聯(lián)線，提高了系統(tǒng)面積開銷，且對于成品IC電路的測試篩選無法自動生成，可作為電路產(chǎn)品輔助分析的一種測試方法。

（2）掃描測試。掃描測試主要包括全掃描、邊界掃描、區(qū)域功能掃描3種方法。這種測試通過將IC電路設(shè)計中的邏輯電路中任一節(jié)點的狀態(tài)進行測試定位。改變可測試性設(shè)計邏輯電路的整體性，使其具有可掃描性，測試數(shù)據(jù)從芯片端口經(jīng)移位寄存器等組成的數(shù)據(jù)通路串行移動，并在數(shù)據(jù)輸出端對數(shù)據(jù)進行驗證分析，以此來提高電路內(nèi)部節(jié)點的可控制性和可觀察性，達到測試芯片內(nèi)部節(jié)點的目的。邊界掃描總體結(jié)構(gòu)如圖1所示。

（3）內(nèi)建自測試。Built-In-Self-Test（BIST）內(nèi)建自測試主要針對數(shù)字電路進行測試。其檢測原理是先將測試信號發(fā)生器產(chǎn)生的測試序列疊加在被測電路中，再通過輸出響應分析器對輸出數(shù)字信號序列進行檢測分析，從而檢測電路是否有缺陷或缺陷在哪里。內(nèi)建測試有偽窮舉測試、偽隨機測試等測試、ROM比較邏輯法等方法。BIST測試不需要很多連接/次序，存儲量較少，不存在ATE存儲限制，能夠?qū)崿F(xiàn)全速測試；測試成本低廉，可以多單元并行測試；提高和簡化元件維護；因為內(nèi)部測試電路運行于工作速度，可以減少測試時間。

圖1　 邊界掃描標準的總體結(jié)構(gòu)

1.3系統(tǒng)芯片可測試性設(shè)計發(fā)展

技術(shù)日益更新，IC產(chǎn)品開發(fā)周期更短，系統(tǒng)芯片的規(guī)模更大，系統(tǒng)結(jié)構(gòu)越來越復雜，芯片的制造廠家更多，造成了系統(tǒng)芯片測試的巨大困難。巨大的系統(tǒng)芯片，包含有大量的嵌入式內(nèi)核，測試向量日益增加，測試時間、測試開銷也趨于增大。DFT測試技術(shù)未來發(fā)展主要表現(xiàn)為以下幾點［3］。

（1）隨著IC制造工藝的不斷涌現(xiàn)，尤其是深亞微米、納米、超導納米等工藝的應用，IC電路越來越小，IC電路失效故障會出現(xiàn)更多新的模型，電信號遷移、溫度漂移、串擾、電磁干擾、信號完整性等電路設(shè)計問題更突出。

（2）設(shè)計規(guī)模不斷擴大，要求測試向量數(shù)目急劇增加，測試向量的壓縮方法要求更甚，研究硬件電路實現(xiàn)測試向量的編碼和解碼，并盡可能地減少硬件開銷以及電路設(shè)計的功能影響是未來DET測試技術(shù)的發(fā)展方向。

（3）芯片系統(tǒng)運行速度不斷升級，功耗越來越低，測試功耗如何控制，數(shù)字信號以及數(shù)/?；旌舷到y(tǒng)的可測試性設(shè)計表現(xiàn)出更加復雜的疊加模擬特性，因此，測試儀設(shè)計精準度更高，需要進行實速測試，避免測試功耗大發(fā)熱燒毀芯片系統(tǒng)。

（4）由于IC核心技術(shù)、上市時間、成本控制等因素影響，集成電路IP核提供商開啟知識技術(shù)保護措施。這給集成測試設(shè)計帶來技術(shù)難題，影響了測試的質(zhì)量；另外，為了節(jié)約時間和成本，需要對各IP核進行調(diào)度，實行并行測試，同時需要建立數(shù)學模型，減少測試發(fā)熱復雜度。

2　基于邊界掃描測試多級濾波芯片DFT設(shè)計

基于邊界掃描測試的IEEE Std 1149.6標準采用對跳變敏感的技術(shù)，采用遲滯比較器，圖2中給出了最初的信號，一個延遲信號和遲滯比較器的輸出結(jié)果。輸出信號是原始信號的準確重建，延遲了輸入波形通過遲滯門限的時間。輸出波形已經(jīng)變?yōu)闃藴蔬壿嬰娖健?/p>

對于多級濾波芯片的三態(tài)門測試，如圖3所示，存在不可測試故障，增加一個總線保持單元，需要2個連續(xù)的測試向量實現(xiàn)上圖中所示的SA0故障診斷。第一個測試向量將一個初始數(shù)據(jù)打入總線數(shù)據(jù)保持單元，用來覆蓋第二個測試向量在輸出端產(chǎn)生的高阻值Z。在圖4中，用第一個測試向量110將Bus Keeper置為弱1，當?shù)诙€測試向量施加到輸入端時，如果上述SA0故障存在，則由Bus Keeper提供的1作為輸出，如果電路不存在此故障，則輸出0電平。采用這種方法的缺陷是ATPG的數(shù)量相應增加，故障覆蓋率偏低。

圖2　一個伴有未知電壓偏移的直流耦合的延遲自參考重建

圖3　多級濾波芯片的三態(tài)門測試

圖4　采用總線保持單元提高電路的故障覆蓋率

3　測試驗證

本文采用Synopsys公司的DFT Compiler軟件進行實驗驗證。應用于圖像處理的多級濾波芯片規(guī)模較小，內(nèi)部有2554個觸發(fā)器，4個“位數(shù)為16、深度為128”RAM的IP核。

該芯片采用的硬核內(nèi)部有64個三態(tài)門，其中有4個時序向量和231個組合向量。

4　結(jié)語

文章介紹了用于圖像處理的可測試性設(shè)計IP核的多級濾波芯片。該IC芯片電路可以作為輔助測試的模塊嵌入到電路中，提高測試的覆蓋率。通過邊界掃描測試的IEEE Std 1149.6標準串口通信技術(shù)向IP發(fā)送控制信號，增加一個總線保持單元，需要兩個連續(xù)的測試向量對電路測試，提高了測試覆蓋率。

［1］馮澤民.一種用于數(shù)?；旌想娐返目蓽y試性設(shè)計IP核［J］.固體電子學研究與進展，2014（6）：550-554. ［2］陳然.外場可更換模塊體系下測試性驗證試驗發(fā)展研究［J］.計算機測量與控制，2016（2）：1-5.

［3］王厚軍.可測性設(shè)計技術(shù)的回顧與發(fā)展綜述［J］.中國科技論文在線，2008（1）：52-57.

Design and Verification of Integrated Circuit Testability

Wu Libin
（Chinese People's Liberation Army， the Academy of Armored Forces Engineering， Beijing 100072， China）

This paper introduces the integrated circuit system on chip （SOC） and IP related theoretical knowledge， onthe DFT integrated circuit can be design for testability are outlined， gives several commonly used IC product test methods and of DFT can be the development of design for testability are discussed； puts forward a test based on the analysis of image processing of multilevel filter chip DFT， given the DFT compiler software for experimental validation report， effectively improves the test coverage.

integrated circuit； DFT； boundary scan test； design verification

吳立斌（1991-），男，安徽宿松，本科；研究方向：控制科學與工程。