李駿

（黑龍江省中再生資源開發(fā)有限公司 150000）

CMOS集成電路低功耗設計技術(shù)研究

李駿

（黑龍江省中再生資源開發(fā)有限公司 150000）

現(xiàn)如今，人們越來越熱衷于對集成電路性能和功耗方面的研究，而CMOS集成電路也因其低功耗、高性能的優(yōu)勢日益成為人們關(guān)注的焦點。鑒于此，本文主要從動態(tài)功耗和靜態(tài)功耗兩方面介紹了CMOS集成電路的低功耗設計技術(shù)，以期為集成電路的優(yōu)化設計提供一些幫助。

CMOS集成電路；設計技術(shù)；低功耗

受移動設備迅猛發(fā)展和電池技術(shù)停滯不前的雙重影響，功耗性能在集成電路方面的重要性日趨凸顯。衡量電子產(chǎn)品的參數(shù)包括面積、性能和功耗，而在保證性能最優(yōu)化和面積一定的前提下，顯然功耗是亟待解決的設計難題。

1 低功耗設計簡介

功耗估計和功耗優(yōu)化是集成電路設計研究的兩大關(guān)鍵部分，前者是低功耗設計的前提準備，后者是低功耗設計的最終目的，而能否最大程度地實現(xiàn)集成電路的低功耗設計，很大部分取決于能否實現(xiàn)功耗的最優(yōu)化。

功耗估計是指通過一定的技術(shù)和方法提前獲取電路功耗的預計值，目前主要有平均功耗估計和最大功耗估計兩種方法。隨著電路規(guī)模的擴大，如何快速而準確地估計出電路的功耗成為目前一個重要的研究方向。功耗優(yōu)化就是采用分析數(shù)據(jù)、建立模型等手段，加上功率估計的配合，實現(xiàn)功率消耗最小化的最終目標。當然，只有實現(xiàn)兩者的緊密配合，才能最大程度地實現(xiàn)集成電路低功耗設計。

2 CMOS集成電路低功耗設計技術(shù)

CMOS集成電路之所以在電路規(guī)模化形勢下備受青睞，主要依托于其低功耗的特性。下面就針對其低功耗優(yōu)化方法進行簡要概述：

2.1 動態(tài)功耗優(yōu)化技術(shù)

動態(tài)功耗是由電路在各種穩(wěn)定的工作狀態(tài)間進行轉(zhuǎn)變而產(chǎn)生的，是集成電路中的主要耗能部分。因此，實現(xiàn)動態(tài)功耗優(yōu)化是擺在我們面前的首要問題，其主要解決方法有：

（1）降壓

由動態(tài)功耗的定義可知，電壓的跳轉(zhuǎn)會增大動態(tài)功耗值，因此降低電源電壓可以有效減少動態(tài)功耗。同時，由于電源電壓作用的是集成電路的整個芯片部分，而不是局部的一部分，所以在不改變電路結(jié)構(gòu)的條件下，降低動態(tài)功耗的效果是最顯著的。

（2）降容

負載電容與動態(tài)功耗之間屬于正比例關(guān)系，因此降低負載電容也是有效降低動態(tài)功耗的途徑之一。在CMOS集成電路中，電容主要由器件柵電容、節(jié)點電容和連線電容組成，其中前兩者與器件工藝有關(guān)。當然，在致力于降低集成電路中動態(tài)功耗時，也不能忽略集成電路的運行速度，降低負載電容不僅能實現(xiàn)前者用途，而且還能有效提高集成電路的運行速度。要想實現(xiàn)上述功能，在降低負載電容時應選擇體積小的器件并盡量減少連線長度。

（3）降低開關(guān)活動性跳變率

動態(tài)功耗除了與以上兩者成正比例關(guān)系，還與集成電路的工作頻率、信號在單位時間內(nèi)不同電平之間的跳變次數(shù)成正比例關(guān)系。但顯然，改變電路的工作頻率是不科學的，因此可以通過減少開關(guān)活動性跳變率來實現(xiàn)動態(tài)功耗的降低。當電路中電信號的活動性變?yōu)榱銜r，電路的能量消耗就會消失，即便負載電容很大，也不會產(chǎn)生能量消耗。所以，在實際應用中，當電路中部分功能處于暫停狀態(tài)時，可以嘗試通過屏蔽時鐘的方法使相應的電路停止工作，以達到降低電路中動態(tài)功耗的目的。但是，在CMOS集成電路中，會出現(xiàn)很多對電路工作沒有任何幫助的偽跳變，它們不僅占據(jù)開關(guān)活動性空間，嚴重影響電路功能，而且隨著偽跳變向其它電路傳播，影響到經(jīng)過的其它系統(tǒng)單位，使得動態(tài)功耗大大增加。對此，可以嘗試通過減少傳播長度的方法來降低偽跳變的影響。

2.2 靜態(tài)功耗優(yōu)化技術(shù)

理論上，CMOS集成電路在電路穩(wěn)定狀態(tài)下不存在從電源直接到地的路徑，因此不會有靜態(tài)功耗生成。但是，在現(xiàn)實狀況中，MOS管會出現(xiàn)兩種漏電流分量，包括反向漏電流和亞閥值電流。由這兩種電流產(chǎn)生的功耗損失被稱為靜態(tài)功耗。

2.2.1 閥值電壓對漏電流的影響

由前文可知，降低電源電壓確實能有效減少集成電路的功耗，但是這樣一來也增加了集成電路中各項功能的運行時間，同時我們也已經(jīng)得知，在動態(tài)功耗優(yōu)化技術(shù)中，影響功耗損失的最主要原因之一便是電源電壓。因此，可以通過降低閥值電壓的方法來降低電路的動態(tài)功耗。但是在降低動態(tài)功耗的同時，由于閥值電壓的降低會引起亞閥值電流的增加，使得集成電路中相應的靜態(tài)功耗也有所增加。因此，在實際設計中必須考慮閥值電壓對漏電流的影響。根據(jù)實際經(jīng)驗，集成電路設計中如果采用多閥值技術(shù)，就能有效減少漏電流，進而減少靜態(tài)功耗，同時還能保持集成電路各項系統(tǒng)的性能良好。

2.2.2 閥值電壓的調(diào)節(jié)策略

對于閥值電壓的調(diào)節(jié)要做到具體問題具體分析。例如，當采用摻雜方法時，可以通過掩膜編程的方式來調(diào)節(jié)電路中器件的閥值電壓，但其缺點是每一個閥值對應一個掩膜，即閥值增加時相應的掩膜也要增加，這樣就無形中增加了制作成本；采用偏壓方式時，不存在成本增大的問題，但是它的連線比較冗雜，不適合應用在單一器件上，只有在器件較多的情況下才具有實際應用價值。

3 CMOS集成電路低功耗設計中的注意事項

3.1 總線

在某些CMOS集成電路中，會不可避免地遇到總線數(shù)量較多的問題，并由此帶來相當多的問題，如電阻和負載的增大。所以，造成集成電路中功耗增加的一個主要因素就是總線，其中大約15%都來源于此。而要想減少功耗，首先就是要科學設置數(shù)據(jù)總線的路徑，盡量減少總線長度，如果總體路徑不適合改動，可以在局部使用較低功耗的總線來實現(xiàn)CMOS集成電路功耗的降低。

3.2 門控時鐘

時鐘樹所造成的功耗也是設計中需要重要考慮的問題。在解決這一問題時，可以考慮使用門控時鐘，讓那些暫時不需要運行的器件處于休眠狀態(tài)，藉由減少運行時間來降低這一部分的功耗。與此同時，門控時鐘在設置時不應針對某一特定觸發(fā)器，否則可能會導致不同時鐘間產(chǎn)生時間差。

4 結(jié)語

綜上所述，隨著科技的飛速發(fā)展，集成電路的應用越來越廣泛，人們在集成電路的設計過程中，不再僅僅關(guān)注電路的運行速度，也開始考慮集成電路的功耗問題，將研究方向瞄準于高性能、低功耗的集成電路設計。本文針對CMOS集成電路低功耗設計技術(shù)進行了初步的研究和探討，希望能給相關(guān)設計人員帶來一定的借鑒和參考。

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TN432

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1004-7344（2016）17-0284-01

2016-5-20

李駿（1990-），男，漢族，江蘇淮安人，電路設計與集成系統(tǒng)助理工程師，本科，研究方向為模擬芯片設計。