徐　健，唐小琦，宋　寶

(華中科技大學 機械科學與工程學院，武漢　430074)

基于ARM+FPGA的EtherCAT主站設計及實現(xiàn)*

徐健，唐小琦，宋寶

(華中科技大學 機械科學與工程學院，武漢430074)

摘要：為解決實時工業(yè)以太網(wǎng)協(xié)議EtherCAT應用于嵌入式主站控制器所產(chǎn)生的實時性和穩(wěn)定性等問題，首先研究了EtherCAT主站控制器在EtherCAT網(wǎng)絡控制系統(tǒng)中的功能需求，分析并提出了實現(xiàn)嵌入式EtherCAT主站的架構(gòu)，然后針對上述架構(gòu)設計了基于ARM+FPGA的EtherCAT主站實現(xiàn)的硬件方案，并設計了基于Xenomai補丁的實時Linux操作系統(tǒng)的軟件實現(xiàn)方案，最后搭建了互聯(lián)互通的互操作性測試平臺，實驗結(jié)果表明，該主站控制器具有EtherCAT標準協(xié)議的兼容性、極高的實時性以及穩(wěn)定性。

關(guān)鍵詞：EtherCAT主站；FPGA；ARM

0引言

實時工業(yè)以太網(wǎng)技術(shù)是在常規(guī)以太網(wǎng)技術(shù)上發(fā)展起來的，由于傳統(tǒng)以太網(wǎng)采用CSMA/CD機制，應用于工業(yè)自動化控制系統(tǒng)時會產(chǎn)生實時性和穩(wěn)定性問題[1-3]。因此，在傳統(tǒng)以太網(wǎng)的通信模型基礎之上進行修改來實現(xiàn)強實時性和穩(wěn)定性的工業(yè)以太網(wǎng)，如EtherCAT、SERCOS等協(xié)議[4-5]，不僅能夠?qū)崿F(xiàn)大數(shù)據(jù)量的高帶寬傳輸，而且可以方便接入以太網(wǎng)網(wǎng)段，實現(xiàn)以太網(wǎng)直達現(xiàn)場級控制設備[6-7]。

EtherCAT由于其具有較為優(yōu)良的性能而廣泛應用于各類自動化控制系統(tǒng)當中。EtherCAT主站的實現(xiàn)大部分基于普通的網(wǎng)卡設備，利用系統(tǒng)軟件的實時性來保證EtherCAT主站的實時性，可以實現(xiàn)微秒級別的實時性；其次，主站也可以利用專用硬件來實現(xiàn)，利用硬件的實時特性可以達到納秒級別的實時性，同時具有較高的穩(wěn)定性[8-9]。

本文針對實時工業(yè)以太網(wǎng)EtherCAT主站的實現(xiàn)進行了深入的研究，并設計和實現(xiàn)了基于嵌入式ARM處理器外掛主站專用硬件FPGA的軟硬件實現(xiàn)方案，解決了EtherCAT主站控制器所要求的協(xié)議兼容一致性、強實時性和高的穩(wěn)定性等技術(shù)問題。

1EtherCAT主站控制系統(tǒng)

1.1EtherCAT控制系統(tǒng)

將EtherCAT協(xié)議應用于工業(yè)自動化控制系統(tǒng)當中，其控制系統(tǒng)結(jié)構(gòu)如圖1所示。EtherCAT工業(yè)以太網(wǎng)的控制系統(tǒng)屬于一主多從的控制體系架構(gòu)[10]，其中主站屬于整個網(wǎng)絡控制系統(tǒng)的核心，用來調(diào)度整個網(wǎng)絡的數(shù)據(jù)通信；而從站作為EtherCAT控制系統(tǒng)的執(zhí)行部件，分布于整個控制系統(tǒng)當中，其類型可以包括I/O端子、伺服設備等。

圖1　EtherCAT控制系統(tǒng)

EtherCAT主站發(fā)送集總幀數(shù)據(jù)幀依次經(jīng)過各個從站，從站經(jīng)過非常低延時的數(shù)據(jù)上傳和下載操作后返回主站，主站根據(jù)相應子報文的響應來判別從站的狀態(tài)，作為網(wǎng)絡信息管理的輸入迭代進行下一周期的通信數(shù)據(jù)準備。同時，EtherCAT主站作為系統(tǒng)上位機的調(diào)用接口，也為各種不同種類的自動控制應用提供了不同的API函數(shù)調(diào)用接口。

1.2EtherCAT主站控制器架構(gòu)

根據(jù)EtherCAT主站置于EtherCAT控制系統(tǒng)中的作用可知，一方面EtherCAT主站負責EtherCAT網(wǎng)絡信息的管理任務，而另一方面要負責與應用程序交互數(shù)據(jù)的API(Application Programming Interface)接口。

圖2　EtherCAT主站控制器架構(gòu)

因此，基于EtherCAT的主站控制器架構(gòu)如圖2所示，EtherCAT主站通過網(wǎng)口接入EtherCAT網(wǎng)絡中，網(wǎng)口通過硬件接口層將網(wǎng)絡中的差分信號進行處理生成能夠被處理的數(shù)據(jù)幀流，數(shù)據(jù)幀到達EtherCAT數(shù)據(jù)幀接口層經(jīng)過校驗之后到達應用層協(xié)議處理單元，其按照EtherCAT協(xié)議來處理相對于的數(shù)據(jù)服務，例如周期性過程數(shù)據(jù)、非周期性的郵箱數(shù)據(jù)等，對于相應的數(shù)據(jù)服務則產(chǎn)生相應的應用程序API來直接調(diào)用有效數(shù)據(jù)。

2基于ARM+FPGA的EtherCAT主站硬件

設計

針對嵌入式處理器ARM外掛專用硬件FPGA實現(xiàn)的EtherCAT主站方案，其硬件設計框圖如圖3所示。本文采用的嵌入式ARM處理器為TI公司基于Cortex-A8的處理器AM335x，F(xiàn)PGA為Altera公司Cyclone IV系列的EP4CE10F17I8N。

其中，網(wǎng)絡接口和PHY芯片等硬件部分主要完成與網(wǎng)絡信號與處理數(shù)據(jù)信號的交互，負責EtherCAT通信參考模型的物理層部分；FPGA主要完成數(shù)據(jù)幀的解析和驗算等過程，負責數(shù)據(jù)鏈路層部分；ARM主要完成EtherCAT協(xié)議驅(qū)動，負責應用層部分。通過這三部分的硬件設計可以完成EtherCAT主站控制功能。

圖3　EtherCAT主站硬件總體方案

對于外掛專用硬件FPGA的設計，其設計框圖如圖4所示。FPGA中存在兩個發(fā)送數(shù)據(jù)幀緩存區(qū)sBuf1、sBuf2和兩個接收緩存區(qū)rBuf1、rBuf2，分別用來存放周期性數(shù)據(jù)幀和非周期性數(shù)據(jù)幀。利用中斷脈沖產(chǎn)生序列能產(chǎn)生硬件等時中斷，同時以硬件中斷脈沖為基準產(chǎn)生數(shù)據(jù)幀發(fā)送脈沖序列用來發(fā)送數(shù)據(jù)幀，從而保證了EtherCAT主站的實時性。在產(chǎn)生發(fā)送時刻脈沖序列后，發(fā)送數(shù)據(jù)流控制模塊根據(jù)ARM配置的本周期的發(fā)送配置寄存器發(fā)送緩沖區(qū)內(nèi)相應的數(shù)據(jù)幀，同時并行硬件計算CRC32后將數(shù)據(jù)流發(fā)送至PHY芯片。對于PHY芯片數(shù)據(jù)接收而言，數(shù)據(jù)幀在一個周期內(nèi)產(chǎn)生相應的接收標志寄存器供ARM進行讀取從而操作相應的接收緩沖數(shù)據(jù)幀。

圖4　FPGA設計鏈路層框圖

圖5　數(shù)據(jù)幀接口層設計

ARM與FPGA交互的數(shù)據(jù)層接口設計如圖5所示，分為三個部分，分別為配置數(shù)據(jù)幀發(fā)送緩存區(qū)、數(shù)據(jù)幀接收反饋緩存區(qū)和收發(fā)的數(shù)據(jù)幀緩存區(qū)。其中，配置數(shù)據(jù)幀發(fā)送緩存區(qū)為ARM寫入?yún)^(qū)域，作為上位機配置FPGA操作的寄存器接口；數(shù)據(jù)幀接收反饋緩存區(qū)作為FPGA接收數(shù)據(jù)的狀態(tài)寄存器，作為ARM獲取狀態(tài)的接口；收發(fā)的數(shù)據(jù)幀緩存區(qū)作為ARM和FPGA交互有效數(shù)據(jù)幀區(qū)域。

3基于ARM+FPGA的EtherCAT主站軟件

設計

本文采用基于Xenomai的補丁構(gòu)建的實時Linux操作系統(tǒng)，其主站軟件架構(gòu)如圖6所示。其中，EtherCAT主站模塊被是一個內(nèi)核空間的模塊加載在Linux內(nèi)核中，相比較用戶空間的代碼有更好的實時性和更短的硬件操作特性。主站軟件的功能主要完成EtherCAT協(xié)議驅(qū)動、基于FPGA的網(wǎng)卡設備驅(qū)動和應用程序接口模塊，同時還包含了標準以太網(wǎng)卡的驅(qū)動，以便實現(xiàn)EtherCAT主站對普通網(wǎng)卡的兼容。

圖6　EtherCAT主站軟件架構(gòu)

EtherCAT主站軟件的三個模塊之間的數(shù)據(jù)流如圖7所示，用戶直接通過應用程序接口(包括實時設備接口和字符設備接口)發(fā)送不同的指令數(shù)據(jù)給主站模塊，主站模塊根據(jù)EtherCAT網(wǎng)絡狀態(tài)信息將用戶的指令數(shù)據(jù)進行封裝打包成EtherCAT數(shù)據(jù)幀發(fā)送給網(wǎng)卡設備，網(wǎng)卡設備將數(shù)據(jù)幀處理后在發(fā)送在EtherCAT網(wǎng)絡中實現(xiàn)用戶層到底層設備的通信過程；反之接收數(shù)據(jù)的過程類似。

圖7　EtherCAT主站的頂層數(shù)據(jù)流

在嵌入式處理器ARM外掛專用硬件FPGA的軟件實現(xiàn)的方案中，最關(guān)鍵的技術(shù)就是基于FPGA的硬件實時網(wǎng)卡驅(qū)動的調(diào)度設計。以單純的處理器加Xenomai補丁運行Linux操作系統(tǒng)的軟件實時調(diào)度為例，如圖8所示。用戶的實時任務通過周期調(diào)用實時控制函數(shù)來確保實時性，但是這種方式的實時性主要由Xenomai補丁的實時特性保證，當系統(tǒng)的負載過大或者存在多個實時任務調(diào)度的時候就會難以確保實時性的穩(wěn)定。

在外掛FPGA后，EtherCAT主站的實時性由FPGA和Xenomai實時補丁來共同保證，如圖9所示。其中，實時任務不停地在執(zhí)行三個函數(shù)，而在內(nèi)核中等待中斷同步信號函數(shù)的線程設為中斷觸發(fā)模式，等待FPGA產(chǎn)生的等時中斷信號后喚醒該實時線程。實時任務負責與FPGA中的緩存區(qū)進行數(shù)據(jù)幀的交互，只要在FPGA內(nèi)設定的中斷至發(fā)送數(shù)據(jù)幀之間的時間范圍內(nèi)抖動都是可以接受的，而實際的數(shù)據(jù)幀發(fā)送時刻是以FPGA的時鐘來精確保證的，確保了硬實時的任務調(diào)度。

圖8　基于Xenomai的軟實時任務調(diào)度

圖9　基于Xenomai的FPGA硬實時任務調(diào)度

4系統(tǒng)集成測試及結(jié)果

本文所搭建的互聯(lián)互通的互操作性實驗平臺采用的主站是基于ARM+FPGA的EtherCAT主站，從站采用SANYO DENKI公司生產(chǎn)的RS2系列伺服驅(qū)動器、Panasonic公司生產(chǎn)的A5B系列伺服驅(qū)動器和自制伺服驅(qū)動器，搭建了一個上位機運行數(shù)控系統(tǒng)G代碼的三軸測試平臺，如圖10所示。

實驗結(jié)果測試表明，該三軸控制系統(tǒng)能夠在數(shù)控系統(tǒng)G代碼下長時間運行，表明該系統(tǒng)具有很好的協(xié)議兼容性和具有穩(wěn)定性。

最后，對專用外掛硬件FPGA方案的實時性進行了測試，以FPGA產(chǎn)生的定時中斷脈沖信號為觸發(fā)基準，測量發(fā)送數(shù)據(jù)幀使能時刻的信號抖動，測量結(jié)果如圖11所示。由圖中可以看出，在每個中斷定時周期內(nèi)，數(shù)據(jù)幀發(fā)送的時刻幾乎維持不變，達到了納秒級別的精度，遠遠高于傳統(tǒng)網(wǎng)卡的方案，對于實時性要求高的控制系統(tǒng)來說具有很重要的意義。

圖10　系統(tǒng)實驗測試平臺

圖11　實時性測試結(jié)果

5結(jié)束語

本文在深入分析和研究了EtherCAT主站控制器的體系架構(gòu)之上，對比了基于通用網(wǎng)卡方案和專用硬件FPGA方案的優(yōu)缺點，提出了基于嵌入式處理器ARM外掛專用硬件FPGA實現(xiàn)的軟硬件方案，實現(xiàn)了EtherCAT

主站控制器功能，實驗達到了令人滿意的效果，并且具有良好的協(xié)議兼容性、穩(wěn)定性和較高的實時性。

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(編輯趙蓉)

Design and Implementation of EtherCAT Master Based on ARM+FPGA

XU Jian, TANG Xiao-qi, SONG Bao

(School of Mechanical Science and Engineering, HuaZhong University of Science and Technology, Wuhan 430074, China)

Abstract：In order to solve real-time industrial Ethernet protocol EtherCAT applied to embedded master controller producing real-time, stability and other issues, first study EtherCAT master controller in the network control system functional requirements, analyze and propose architecture of embedded EtherCAT master, then for the above architecture design EtherCAT master hardware solution based on ARM + FPGA and software solution based on real-time Xenomai patch the Linux operating system, and finally build a interoperability testing platform, the experimental results show that the EtherCAT master controller has standard protocol’s compatibility, high real-time performance and stability.

Key words：EtherCAT master；FPGA；ARM

文章編號：1001-2265(2016)06-0084-04

DOI:10.13462/j.cnki.mmtamt.2016.06.022

收稿日期：2015-07-10

*基金項目：國家自然科學基金(51475185)；"高檔數(shù)控機床與基礎制造裝備"科技重大專項(2013ZX04007-021)

作者簡介：徐健(1992—)，男，江西宜春人，華中科技大學碩士研究生，研究方向為數(shù)控技術(shù)、現(xiàn)場總線及網(wǎng)絡，(E-mail)xujian0935@163.com。

中圖分類號：TH166;TG506

文獻標識碼：A